JPH0682835B2 - サージ防護デバイス - Google Patents
サージ防護デバイスInfo
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- JPH0682835B2 JPH0682835B2 JP1273844A JP27384489A JPH0682835B2 JP H0682835 B2 JPH0682835 B2 JP H0682835B2 JP 1273844 A JP1273844 A JP 1273844A JP 27384489 A JP27384489 A JP 27384489A JP H0682835 B2 JPH0682835 B2 JP H0682835B2
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- JCALBVZBIRXHMQ-UHFFFAOYSA-N [[hydroxy-(phosphonoamino)phosphoryl]amino]phosphonic acid Chemical compound OP(O)(=O)NP(O)(=O)NP(O)(O)=O JCALBVZBIRXHMQ-UHFFFAOYSA-N 0.000 description 5
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は通信回線などのサージ防護にすぐれた機能を有
するPNPNP（またはNPNPN）型サージ防護デバイスに関す
るものである。
するPNPNP（またはNPNPN）型サージ防護デバイスに関す
るものである。
（従来技術とその解決すべき問題点） 第１図（ａ）のようにPNPNPの５層からなり第１図
（ｂ）の等価回路をもつ双方向性２端子サイリスタは、
小型安価であって過電流耐量が大きく、しかも２端子素
子であるので使用が簡単であるなどの理由から、通信回
線その他における雷サージなどの防護用として幅広く使
用され始めている。
（ｂ）の等価回路をもつ双方向性２端子サイリスタは、
小型安価であって過電流耐量が大きく、しかも２端子素
子であるので使用が簡単であるなどの理由から、通信回
線その他における雷サージなどの防護用として幅広く使
用され始めている。
ところで従来においては防護に当たって例えば第２図の
ように、線路L1，L2と接地Ｅ間に入る正負サージに対す
る防護素子、所謂縦サージ用防護素子（１）（２）と、
線路L1，L2間に入るサージに対する防護素子、所謂横サ
ージ素子（３）の３箇の双方向性２端子サイリスタを用
いることが行われている。
ように、線路L1，L2と接地Ｅ間に入る正負サージに対す
る防護素子、所謂縦サージ用防護素子（１）（２）と、
線路L1，L2間に入るサージに対する防護素子、所謂横サ
ージ素子（３）の３箇の双方向性２端子サイリスタを用
いることが行われている。
しかし上記のように複数箇の双方向性２端子サイリスタ
を用いる防護回路では、例えば線路L1と接地Ｅ間および
線路L2と接地Ｅ間に同時に縦サージが侵入したとき、素
子（１）（２）が同時に作動せず、一方例えば素子
（１）のみが作動した場合には、線路L1，L2間にサージ
電圧（横サージ）が印加される。このため線路L1，L2間
に接続された素子（３）の作動が素子（１）のそれより
遅れた場合には、サージ電流が線路L1，L2間に接続され
た被保護電子回路Ｇに侵入して、その破損を招くおそれ
がある。
を用いる防護回路では、例えば線路L1と接地Ｅ間および
線路L2と接地Ｅ間に同時に縦サージが侵入したとき、素
子（１）（２）が同時に作動せず、一方例えば素子
（１）のみが作動した場合には、線路L1，L2間にサージ
電圧（横サージ）が印加される。このため線路L1，L2間
に接続された素子（３）の作動が素子（１）のそれより
遅れた場合には、サージ電流が線路L1，L2間に接続され
た被保護電子回路Ｇに侵入して、その破損を招くおそれ
がある。
従ってこのような事態から逃れるためには、動作の遅れ
を生じないように各サージ防護素子の特性のばらつきを
極めて低く抑えることが重要である。
を生じないように各サージ防護素子の特性のばらつきを
極めて低く抑えることが重要である。
しかしその特性は第１図（ａ）のPNPNP層の不純物濃度
分布やそのライフタイム，厚さ，相互位置関係に関係し
各デバイスにおいてこれらを同一に形成することには大
きな困難があり、またこれは拡散法などの製造プロセス
中において変化するので、更に困難は大となる。また製
造されたものの中から特性の極めて少ない素子を選別す
るにしても、多くの手数を要するばかりか一般に合致し
たものを見出すことは難しい。
分布やそのライフタイム，厚さ，相互位置関係に関係し
各デバイスにおいてこれらを同一に形成することには大
きな困難があり、またこれは拡散法などの製造プロセス
中において変化するので、更に困難は大となる。また製
造されたものの中から特性の極めて少ない素子を選別す
るにしても、多くの手数を要するばかりか一般に合致し
たものを見出すことは難しい。
（発明の目的） 本発明は上記の如き問題を解決しうるサージ防護デバイ
スの提供を目的としてなされたものである。
スの提供を目的としてなされたものである。
（課題を解決するための本発明の手段） 前記第２図に示した従来のサージ防護回路において、素
子（１）と（２）の特性が同一であって、縦サージに対
して同時にオンとなれば縦サージのみでなく線路L1，L2
間に印加された横サージに対して防護を行うことがで
き、デバイス（１）（２）のみでサージ防護回路を形成
できる。
子（１）と（２）の特性が同一であって、縦サージに対
して同時にオンとなれば縦サージのみでなく線路L1，L2
間に印加された横サージに対して防護を行うことがで
き、デバイス（１）（２）のみでサージ防護回路を形成
できる。
本発明は以上から素子（１）（２）を例えばＰ型半導体
基板を共通基板として複合した構成とすれば、素子
（１）を形成するPNPNP層と素子（２）を形成するPNPNP
層の同一作成プロセスの採用によって各層が要求する不
純物濃度分布や厚み、相互位置関係などを同一に形成で
き、また製造プロセス中における変化があってもこれら
は同一に変化する。従って同一の特性をもった従来の素
子（１）（２）の複合されたデバイスを得ることがで
き、これにより第２図によって前記したサージ電圧の印
加の場合にもデバイス（１）（２）を同時にオンさせる
ことができ、デバイス（１）（２）（３）による回路と
実質的に同一のサージ防護作用を得ることができる。
基板を共通基板として複合した構成とすれば、素子
（１）を形成するPNPNP層と素子（２）を形成するPNPNP
層の同一作成プロセスの採用によって各層が要求する不
純物濃度分布や厚み、相互位置関係などを同一に形成で
き、また製造プロセス中における変化があってもこれら
は同一に変化する。従って同一の特性をもった従来の素
子（１）（２）の複合されたデバイスを得ることがで
き、これにより第２図によって前記したサージ電圧の印
加の場合にもデバイス（１）（２）を同時にオンさせる
ことができ、デバイス（１）（２）（３）による回路と
実質的に同一のサージ防護作用を得ることができる。
本発明は以上の着想にもとづいてなされたもので次に本
発明を実施例によって説明する。
発明を実施例によって説明する。
なお、本明細書においては、主として第１半導体層を第
一の導電型としてＰ層，第２半導体層を第二の導電型と
してＮ層，第３半導体層を第一の導電型としてＰ層，第
４半導体層を第二として導電型のＮ層および第５半導体
層を第一の導電型としてＰ層としてあるが、第１半導体
層を第二の導電型，第２半導体層を第一の導電型，第３
半導体層を第二の導電型，第４半導体層を第一の導電型
および第５半導体層を第二の導電型としてもよい。
一の導電型としてＰ層，第２半導体層を第二の導電型と
してＮ層，第３半導体層を第一の導電型としてＰ層，第
４半導体層を第二として導電型のＮ層および第５半導体
層を第一の導電型としてＰ層としてあるが、第１半導体
層を第二の導電型，第２半導体層を第一の導電型，第３
半導体層を第二の導電型，第４半導体層を第一の導電型
および第５半導体層を第二の導電型としてもよい。
第３図（ａ）（ｂ）（ｃ）は本発明の実施例を示す上面
図（電極の図示を省略），断面図，および下面図（電極
の図示を省略）であって、その特徴とするところは、Ｐ
型半導体基板を共通基板として同一作成プロセスにより
その両面の左右の同一位置関係のもとに同一不純物濃度
分布，同一厚みなどをもった同一形状のN1，N2，N3，N4
を形成し、またこのN1，N2，N3，N4層中には同一位置関
係のもとに同一不純物濃度分布，同一厚みなどをもつ同
一形状のP1，P2，P3，P4を形成する。そしてN1，P1、
N2，P2、N3，P3およびN4，P4にそれぞれ跨がって電極金
属T1、T2、T3およびT4を設けた構成にした点にある。そ
してこれによってＮ型ベースとその一部が短絡されたＰ
型エミッタを一つの電極とし、これを２個宛前記共通基
板を挟んでそれぞれ対向するように嵌合により分離して
設けて、各対の電極内にそれぞれ第１図（ｂ）に示した
５層双方向性２端子サイリスタの特性を有するデバイス
A,Bが形成されるようにしたものである。
図（電極の図示を省略），断面図，および下面図（電極
の図示を省略）であって、その特徴とするところは、Ｐ
型半導体基板を共通基板として同一作成プロセスにより
その両面の左右の同一位置関係のもとに同一不純物濃度
分布，同一厚みなどをもった同一形状のN1，N2，N3，N4
を形成し、またこのN1，N2，N3，N4層中には同一位置関
係のもとに同一不純物濃度分布，同一厚みなどをもつ同
一形状のP1，P2，P3，P4を形成する。そしてN1，P1、
N2，P2、N3，P3およびN4，P4にそれぞれ跨がって電極金
属T1、T2、T3およびT4を設けた構成にした点にある。そ
してこれによってＮ型ベースとその一部が短絡されたＰ
型エミッタを一つの電極とし、これを２個宛前記共通基
板を挟んでそれぞれ対向するように嵌合により分離して
設けて、各対の電極内にそれぞれ第１図（ｂ）に示した
５層双方向性２端子サイリスタの特性を有するデバイス
A,Bが形成されるようにしたものである。
従って第４図のように本発明デバイスＣの電極T1を線路
L1に、T2を接地Ｅに接続し、また電極T3を線路L2に、T4
を接地Ｅに接続すれば、例えば線路L1，L2と接地Ｅ間に
それぞれ縦サージが印加された場合、従来周知の双方向
性２端子サイリスタと同一原理のもとに、電極T1，T2間
およびT3，T4間は同時にオンするので線路L1，L2間にサ
ージ電圧が横サージとして印加されることがなく、１箇
の複合素子により素子（１）（２）（３）によるものと
同等のサージ防護作用を果たすことになる。また本発明
は２箇のデバイスが複合されたものであるので小型であ
り、しかも経済的である。
L1に、T2を接地Ｅに接続し、また電極T3を線路L2に、T4
を接地Ｅに接続すれば、例えば線路L1，L2と接地Ｅ間に
それぞれ縦サージが印加された場合、従来周知の双方向
性２端子サイリスタと同一原理のもとに、電極T1，T2間
およびT3，T4間は同時にオンするので線路L1，L2間にサ
ージ電圧が横サージとして印加されることがなく、１箇
の複合素子により素子（１）（２）（３）によるものと
同等のサージ防護作用を果たすことになる。また本発明
は２箇のデバイスが複合されたものであるので小型であ
り、しかも経済的である。
以上本発明を一実施例により説明したが、N1，N2，N3，
N4層、P1，P2，P3，P4層などの形状は同一であれば各種
の変形例が考えられる。また以上説明とは逆の導電型構
造とすることもできる。また更に本発明はシリコンなど
所望の半導体材料を用いて構成できる。
N4層、P1，P2，P3，P4層などの形状は同一であれば各種
の変形例が考えられる。また以上説明とは逆の導電型構
造とすることもできる。また更に本発明はシリコンなど
所望の半導体材料を用いて構成できる。
また実際のデバイスでは従来のものと同様に耐圧や信頼
度の確保などのため、第５図に示すようにP+層を設けて
チャンネルストッパ構造の適用表面保護膜の設置などの
配慮が行われる。
度の確保などのため、第５図に示すようにP+層を設けて
チャンネルストッパ構造の適用表面保護膜の設置などの
配慮が行われる。
また実際的には第４図に示すように接地Ｅに接続される
電極T2，T4を樹脂成型などされたデバイス内部で接続
し、１本の接続リードを引き出す構造がとられる。
電極T2，T4を樹脂成型などされたデバイス内部で接続
し、１本の接続リードを引き出す構造がとられる。
（発明の効果） 以上から明らかなように本発明によれば、従来回路のよ
うに素子の特性不揃いにもとづく問題を生ずることなく
確実な防護を行いうるデバイスを提供できるもので通信
線路などのサージ防護に用いてその効果は大きい。
うに素子の特性不揃いにもとづく問題を生ずることなく
確実な防護を行いうるデバイスを提供できるもので通信
線路などのサージ防護に用いてその効果は大きい。
第１図および第２図は双方向性２端子サイリスタの説明
図および従来のサージ防護回路図、第３図は本発明の一
実施例図、第４図は本発明によるサージ防護回路図、第
５図は他の実施例図である。
図および従来のサージ防護回路図、第３図は本発明の一
実施例図、第４図は本発明によるサージ防護回路図、第
５図は他の実施例図である。
Claims (1)
- 【請求項１】第一の導電型の第１半導体層，第二の導電
型の第２半導体層，第一の導電型の第３半導体層，第二
の導電型の第４半導体層および第一の導電型の第５半導
体層の５層よりなるサージ防護デバイスにおいて、前記
第３半導体層の両面の前記第２半導体層および前記第４
半導体層は該第３半導体層によってそれぞれ対称的な位
置に各々２つに分離し、分離された２つの該第２半導体
層および該第４半導体層の一部はそれぞれ該第２半導体
層および該第４半導体層に内包された前記第１半導体層
または前記第５半導体層の表面に露呈して該第１半導体
層または該第５半導体層と短絡されてデバイスの両面に
それぞれ２つの電極が設けられた多端子複合デバイスと
して構成されたことを特徴とするサージ防護デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273844A JPH0682835B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273844A JPH0682835B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136374A JPH03136374A (ja) | 1991-06-11 |
| JPH0682835B2 true JPH0682835B2 (ja) | 1994-10-19 |
Family
ID=17533335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273844A Expired - Fee Related JPH0682835B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682835B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2862730B2 (ja) * | 1992-05-14 | 1999-03-03 | 日本電信電話株式会社 | 半導体雷サージ防護素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723941B2 (ja) * | 1988-12-27 | 1998-03-09 | 株式会社白山製作所 | 多極の双方向半導体制御素子 |
-
1989
- 1989-10-23 JP JP1273844A patent/JPH0682835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136374A (ja) | 1991-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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