JPH0683062B2 - 半導体回路 - Google Patents
半導体回路Info
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- JPH0683062B2 JPH0683062B2 JP63190201A JP19020188A JPH0683062B2 JP H0683062 B2 JPH0683062 B2 JP H0683062B2 JP 63190201 A JP63190201 A JP 63190201A JP 19020188 A JP19020188 A JP 19020188A JP H0683062 B2 JPH0683062 B2 JP H0683062B2
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- JP
- Japan
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- voltage
- output
- transistor
- drive circuit
- power supply
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 本発明はMOS型トランジスタ（絶縁ゲート型電界効果ト
ランジスタともいう）で構成され集積回路の出力段バッ
ファとして適する半導体回路に関する。
ランジスタともいう）で構成され集積回路の出力段バッ
ファとして適する半導体回路に関する。
計算機のCPU（中央処理装置）、メモリー、その他の集
積回路（以下ICという）からの出力部は、通常TTL（Tra
nsistor Transistor Logic）へ接続できるような大きな
駆動能力が必要であり、また出力状態“1",“0"の他に
高インピーダンス状態となる機能（３ステート機能）が
必要な場合もあり、一般に出力段バッファはE/E（エン
ハンスメント／エンハンスメント）プッシュプル（駆動
側素子と負荷側素子のオン，オフ状態が逆関係）構成と
なっていることが多い。単一供給電源を用いたICの出力
段バッファの従来例を第１図に示す。
積回路（以下ICという）からの出力部は、通常TTL（Tra
nsistor Transistor Logic）へ接続できるような大きな
駆動能力が必要であり、また出力状態“1",“0"の他に
高インピーダンス状態となる機能（３ステート機能）が
必要な場合もあり、一般に出力段バッファはE/E（エン
ハンスメント／エンハンスメント）プッシュプル（駆動
側素子と負荷側素子のオン，オフ状態が逆関係）構成と
なっていることが多い。単一供給電源を用いたICの出力
段バッファの従来例を第１図に示す。
第１図においてMOS型トランジスタ１〜６は例えばＮチ
ャネル型であり、トランジスタ1,3はデプレッション型
（Ｄ型という）、トランジスタ2,4〜６はエンハンスメ
ント型（Ｅ型という）である。この回路の構成は、デー
タ信号ｄと該信号を入力として逆相信号を出力するイ
ンバータ10′があり、信号ｄ及びは、信号ｄと同相の
信号Ｄ及び逆相の信号を出力するプッシュプル・バッ
ファ20′及び30に入力され、信号Ｄ及びは、各々出力
段バッファ40の負荷側トランジスタ５及び駆動側トラン
ジスタ６のゲートに入力される。図中Vcは電源、矢印は
アース側とする。
ャネル型であり、トランジスタ1,3はデプレッション型
（Ｄ型という）、トランジスタ2,4〜６はエンハンスメ
ント型（Ｅ型という）である。この回路の構成は、デー
タ信号ｄと該信号を入力として逆相信号を出力するイ
ンバータ10′があり、信号ｄ及びは、信号ｄと同相の
信号Ｄ及び逆相の信号を出力するプッシュプル・バッ
ファ20′及び30に入力され、信号Ｄ及びは、各々出力
段バッファ40の負荷側トランジスタ５及び駆動側トラン
ジスタ６のゲートに入力される。図中Vcは電源、矢印は
アース側とする。
上記のような回路では、例えば出力段バッファ40の出力
Doutに“1"を出力する場合、Vc＝5Vとすれば信号ｄが
“1",が“0"となると、信号Ｄは5V、は略アース電
位となり、Doutには“Vc−Vth"（Vthはトランジスタ５
のスレッショルド電圧）なる出力電圧が現われる。この
状態では、トランジスタ５はバックゲートバイアス効果
のためスレッショルド電圧が大きくなり、例えば基板濃
度NA＝８×1014個/cm3（Ｐ型基板）、ゲート酸化膜厚to
x＝1000Åではバックゲートバイアス電圧OVでVth0.
9Vの時、バックゲートバイアス電圧マイナス3.5VでVt
h1.5Vとなり、出力Doutには略3.5V程度しか電圧が得
られない。即ちトランジスタ５は５極管動作となり、ま
た第２図の負荷特性に示す如く出力電圧Voutに依存して
急げきに電流Ｉがとれなくなる。
Doutに“1"を出力する場合、Vc＝5Vとすれば信号ｄが
“1",が“0"となると、信号Ｄは5V、は略アース電
位となり、Doutには“Vc−Vth"（Vthはトランジスタ５
のスレッショルド電圧）なる出力電圧が現われる。この
状態では、トランジスタ５はバックゲートバイアス効果
のためスレッショルド電圧が大きくなり、例えば基板濃
度NA＝８×1014個/cm3（Ｐ型基板）、ゲート酸化膜厚to
x＝1000Åではバックゲートバイアス電圧OVでVth0.
9Vの時、バックゲートバイアス電圧マイナス3.5VでVt
h1.5Vとなり、出力Doutには略3.5V程度しか電圧が得
られない。即ちトランジスタ５は５極管動作となり、ま
た第２図の負荷特性に示す如く出力電圧Voutに依存して
急げきに電流Ｉがとれなくなる。
ところで通常（例えば汎用メモリーの場合）出力負荷と
して１個のTTL（ファンアウト１）及び容量100PF程度接
続し、出力“1"と判定する電圧VOHは2.4Vと決められて
いるため、出力速度を早めるためにはかなり大きな出力
段バッファが必要になるが、出力速度を上げるためにむ
やみに出力段バッファを大きくすると、例えば“1"出力
時の出力ショート電流が過大に流れて素子を破壊するお
それがある。これは、例えば出力端Doutを誤って接地し
た場合、トランジスタ５を介して電源Vcから接地に大電
流が流れるからである。またむやみに出力段バッファを
大きくすると、チップ面積が大きくなり、効率的でな
い。特に複数個の出力を有するICにおいては重大な問題
である。
して１個のTTL（ファンアウト１）及び容量100PF程度接
続し、出力“1"と判定する電圧VOHは2.4Vと決められて
いるため、出力速度を早めるためにはかなり大きな出力
段バッファが必要になるが、出力速度を上げるためにむ
やみに出力段バッファを大きくすると、例えば“1"出力
時の出力ショート電流が過大に流れて素子を破壊するお
それがある。これは、例えば出力端Doutを誤って接地し
た場合、トランジスタ５を介して電源Vcから接地に大電
流が流れるからである。またむやみに出力段バッファを
大きくすると、チップ面積が大きくなり、効率的でな
い。特に複数個の出力を有するICにおいては重大な問題
である。
ここで、通常用いられる出力ショート電流を10mA程度に
押えた出力段バッファの第１図における回路の“1"出力
時の電圧波形を第３図に示す。この図を見ても分るよう
に、出力端Doutが変化し始めてから2.4Vになるまでの時
間“t2−t1"は略40ns程度であり、高速動作が妨げられ
ている。またＤ点の電圧を上げ、出力Doutの高速上昇を
図ることも考えられるが、出力Doutが高く保持される
と、これの“1"レベルから“0"レベルへの降電が遅れ、
やはり高速動作の阻害の問題、及び出力Doutからトラン
ジスタ６を介して流れる電流量が大となって、アース電
源の電圧のゆらぎの問題も生じる。
押えた出力段バッファの第１図における回路の“1"出力
時の電圧波形を第３図に示す。この図を見ても分るよう
に、出力端Doutが変化し始めてから2.4Vになるまでの時
間“t2−t1"は略40ns程度であり、高速動作が妨げられ
ている。またＤ点の電圧を上げ、出力Doutの高速上昇を
図ることも考えられるが、出力Doutが高く保持される
と、これの“1"レベルから“0"レベルへの降電が遅れ、
やはり高速動作の阻害の問題、及び出力Doutからトラン
ジスタ６を介して流れる電流量が大となって、アース電
源の電圧のゆらぎの問題も生じる。
本発明は上記実情に鑑みてなされたもので、MOS駆動回
路のトランジスタのゲート電圧を昇圧後、前記MOS駆動
回路の出力電圧を、強制的に電源電圧より低い値に設定
するレベル保持手段を具備させることにより、前記従来
の問題点を解消し得る半導体回路を提供しようとするも
のである。
路のトランジスタのゲート電圧を昇圧後、前記MOS駆動
回路の出力電圧を、強制的に電源電圧より低い値に設定
するレベル保持手段を具備させることにより、前記従来
の問題点を解消し得る半導体回路を提供しようとするも
のである。
以下図面を参照して本発明の一実施例を説明する。第４
図は同実施例を示す回路図であり、第１図のものと対応
させた場合の例であるから、対応個所には同一符号を付
して説明を省略する。ここで新たに設けたMOSトランジ
スタ７〜16もすべてＮチャネル型と考えてよく、このう
ちトランジスタ7,9,11,12,14,16がＤ型、他はすべてＥ
型とする。この回路構成は、２段のインバータよりなる
遅延回路50の入力にデータ信号ｄが供給され、出力Ａが
容量C1の一端に接続され、該C1の他端はバッファ20′の
出力Ｄに接続される。該出力Ｄと電源Vc間にはレベル補
償用トランジスタ（レベル保持手段）11が接続され、該
トランジスタ11のゲートは電源Vc側に接続される。同様
に２段のインバータよりなる遅延回路60の入力にデータ
信号が供給され、出力Ｂが容量C2の一端に接続され、
該C2の他端はバッファ30の出力に接続される。該出力
と電源Vc間にはレベル補償用トランジスタ（レベル保
持手段）16が接続され、該トランジスタ16のゲートは電
源Vc側に接続される。
図は同実施例を示す回路図であり、第１図のものと対応
させた場合の例であるから、対応個所には同一符号を付
して説明を省略する。ここで新たに設けたMOSトランジ
スタ７〜16もすべてＮチャネル型と考えてよく、このう
ちトランジスタ7,9,11,12,14,16がＤ型、他はすべてＥ
型とする。この回路構成は、２段のインバータよりなる
遅延回路50の入力にデータ信号ｄが供給され、出力Ａが
容量C1の一端に接続され、該C1の他端はバッファ20′の
出力Ｄに接続される。該出力Ｄと電源Vc間にはレベル補
償用トランジスタ（レベル保持手段）11が接続され、該
トランジスタ11のゲートは電源Vc側に接続される。同様
に２段のインバータよりなる遅延回路60の入力にデータ
信号が供給され、出力Ｂが容量C2の一端に接続され、
該C2の他端はバッファ30の出力に接続される。該出力
と電源Vc間にはレベル補償用トランジスタ（レベル保
持手段）16が接続され、該トランジスタ16のゲートは電
源Vc側に接続される。
次に第４図の回路動作を説明する。まず出力段バッファ
40の出力Doutに“1"を出力する場合には、入力ｄが“0"
から“1"へ、が“1"から“0"へ変化すると、出力端Ｄ
はトランジスタ１により充電され始める。そして遅延回
路50で決まる適当な遅延時間後、出力端Ａが“0"より
“1"へ立ち上がり、出力端Ｄの電圧は、容量C1とのカッ
プリングで持ち上げられる。この状態は、出力端Ｄの容
量C1以外の全ての寄生容量をCoとし、出力端Ａが“0"か
ら“1"になる直前の出力端Ｄの電位をVoとし、出力端Ａ
の電位変化量をVA、また出力端Ａが“1"となった後の出
力端Ｄの電位をVPとすれば、第５図の等価回路において
スイッチＷをａからｂに切り換えた状態に相当し、 このとき （C1＋Co）Vo＋C1VA＝（C1＋Co）VP より となる。ここでVo＝3V,C1＝5Co,VA＝VC＝5Vと設定すれ
ばVP＝7Vとなり、トランジスタ５は３極動作となって出
力DoutにはVC（＝5V）が出力される。なおトランジスタ
１は、出力端Ｄが“VG−Vth"3.5Vを越えるとカットオ
フするため、該トランジスタを通って出力端Ｄから電源
VCへ電流の逆流が生じることはない。即ちトランジスタ
１は一方向性の通電素子の役目をしている。レベル補償
用トランジスタ11は、電源VC以上に上がったＤの電位
が、ジャンクション・リークで長時間経過後、トランジ
スタ１がオンする電圧“VG−Vth"まで下がるのを防止す
ることができ、Ｄの電位がVC（＝5V）以下にならないよ
うにしている。ただしトランジスタ11を通して出力端Ｄ
より電源VCへ電流が逆流するため、出力端Ｄでの放電時
定数は、少くとも出力Doutに電源電圧VCが得られる程度
は必要となる。
40の出力Doutに“1"を出力する場合には、入力ｄが“0"
から“1"へ、が“1"から“0"へ変化すると、出力端Ｄ
はトランジスタ１により充電され始める。そして遅延回
路50で決まる適当な遅延時間後、出力端Ａが“0"より
“1"へ立ち上がり、出力端Ｄの電圧は、容量C1とのカッ
プリングで持ち上げられる。この状態は、出力端Ｄの容
量C1以外の全ての寄生容量をCoとし、出力端Ａが“0"か
ら“1"になる直前の出力端Ｄの電位をVoとし、出力端Ａ
の電位変化量をVA、また出力端Ａが“1"となった後の出
力端Ｄの電位をVPとすれば、第５図の等価回路において
スイッチＷをａからｂに切り換えた状態に相当し、 このとき （C1＋Co）Vo＋C1VA＝（C1＋Co）VP より となる。ここでVo＝3V,C1＝5Co,VA＝VC＝5Vと設定すれ
ばVP＝7Vとなり、トランジスタ５は３極動作となって出
力DoutにはVC（＝5V）が出力される。なおトランジスタ
１は、出力端Ｄが“VG−Vth"3.5Vを越えるとカットオ
フするため、該トランジスタを通って出力端Ｄから電源
VCへ電流の逆流が生じることはない。即ちトランジスタ
１は一方向性の通電素子の役目をしている。レベル補償
用トランジスタ11は、電源VC以上に上がったＤの電位
が、ジャンクション・リークで長時間経過後、トランジ
スタ１がオンする電圧“VG−Vth"まで下がるのを防止す
ることができ、Ｄの電位がVC（＝5V）以下にならないよ
うにしている。ただしトランジスタ11を通して出力端Ｄ
より電源VCへ電流が逆流するため、出力端Ｄでの放電時
定数は、少くとも出力Doutに電源電圧VCが得られる程度
は必要となる。
出力段バッファを第３図の場合と同一の大きさとした時
の動作波形を第６図に示す。即ち出力Doutは一時的に5V
までになり、このため出力“1"の判定電圧VOH＝2.4Vま
で立ち上がる時間“ｔ′２−ｔ′1"は20ns程度に改善さ
れる。また従来のものと同じ出力速度に設定したとすれ
ば、出力段バッファの大きさは小さくすることができ
る。また出力端Ｄの電位は一定時間後トランジスタ11を
通して電源VCへ放電し、最終的に5Vまで下がるため、ト
ランジスタ５の５極管動作で該トランジスタの駆動能力
は落ち、従って出力ショート電流を小さくできる。ただ
しトランジスタ５の３極管動作中は前記出力ショート電
流は大になってしまうが、その期間は極く短かいので、
たとえ出力ショート電流が流れても素子は破壊されずに
済む。
の動作波形を第６図に示す。即ち出力Doutは一時的に5V
までになり、このため出力“1"の判定電圧VOH＝2.4Vま
で立ち上がる時間“ｔ′２−ｔ′1"は20ns程度に改善さ
れる。また従来のものと同じ出力速度に設定したとすれ
ば、出力段バッファの大きさは小さくすることができ
る。また出力端Ｄの電位は一定時間後トランジスタ11を
通して電源VCへ放電し、最終的に5Vまで下がるため、ト
ランジスタ５の５極管動作で該トランジスタの駆動能力
は落ち、従って出力ショート電流を小さくできる。ただ
しトランジスタ５の３極管動作中は前記出力ショート電
流は大になってしまうが、その期間は極く短かいので、
たとえ出力ショート電流が流れても素子は破壊されずに
済む。
また、ブートストラップ容量（例えば第４図のC1）に対
し、独立の経路から充電する一方向性の通電素子（例え
ば第４図の１）を設けると共に、レベル保持手段（例え
ば第４図の11）を別経路で設けた構成としているため、
上記一方向性の通電素子の経路でブートストラップ容量
に充電して、この容量の端子が、ブートストラップ作用
で高い電圧レベルに上がったときには、上記一方向性通
電素子自身をオフして、上記ブートストラップ容量の端
子から逆流を生じさせないようにすることができる。ま
た上記したように、一方向性の通電経路と、レベル保持
手段の経路とを独立化することにより、一方向性通電経
路のインピーダンスと、レベル保持手段経路のインピー
ダンスとのバランス関係を考慮しなくて済み、これらイ
ンピーダンス値を独自に決め得る簡単な構成に出来
る。。また、上記両経路をそれぞれ独立に設定できるこ
とにより、ブートストラップ回路の電位設定（具体的に
は、昇圧のための充電設定、動作波形の電位クランプに
要する時間設定など）が任意に行えるため、回路動作の
スピードアップ化が図れるものである。
し、独立の経路から充電する一方向性の通電素子（例え
ば第４図の１）を設けると共に、レベル保持手段（例え
ば第４図の11）を別経路で設けた構成としているため、
上記一方向性の通電素子の経路でブートストラップ容量
に充電して、この容量の端子が、ブートストラップ作用
で高い電圧レベルに上がったときには、上記一方向性通
電素子自身をオフして、上記ブートストラップ容量の端
子から逆流を生じさせないようにすることができる。ま
た上記したように、一方向性の通電経路と、レベル保持
手段の経路とを独立化することにより、一方向性通電経
路のインピーダンスと、レベル保持手段経路のインピー
ダンスとのバランス関係を考慮しなくて済み、これらイ
ンピーダンス値を独自に決め得る簡単な構成に出来
る。。また、上記両経路をそれぞれ独立に設定できるこ
とにより、ブートストラップ回路の電位設定（具体的に
は、昇圧のための充電設定、動作波形の電位クランプに
要する時間設定など）が任意に行えるため、回路動作の
スピードアップ化が図れるものである。
第４図の回路において、出力端Doutに“0"を出力する場
合の動作も、“1"を出力する場合と同様に考えることが
できる。即ち出力端の電圧上昇により、前記の場合と
同様にトランジスタ６が３極管動作し、同様の利点が得
られるものである。
合の動作も、“1"を出力する場合と同様に考えることが
できる。即ち出力端の電圧上昇により、前記の場合と
同様にトランジスタ６が３極管動作し、同様の利点が得
られるものである。
第７図は本発明の他の実施例である。ここでは遅延回路
70を、トランジスタ17及び18の１段のインバータとし、
トランジスタ19,20及び容量C3よりなるブート・ストラ
ップ回路80を設け、レベル補償用素子に抵抗21を用いて
いる。この回路は、信号ｄが“0"から“1"になると、Ｅ
点は適当な遅延時間後“1"から“0"になる。すると回路
80のＦ点は“0"から“1"になり、この“1"電圧で容量C3
の反対側（トランジスタ19のゲート側）の“1"電圧を持
ち上げる。即ち出力端Ｄが電源電圧VC以上にプルアップ
され、従ってトランジスタ５が３極管動作する。
70を、トランジスタ17及び18の１段のインバータとし、
トランジスタ19,20及び容量C3よりなるブート・ストラ
ップ回路80を設け、レベル補償用素子に抵抗21を用いて
いる。この回路は、信号ｄが“0"から“1"になると、Ｅ
点は適当な遅延時間後“1"から“0"になる。すると回路
80のＦ点は“0"から“1"になり、この“1"電圧で容量C3
の反対側（トランジスタ19のゲート側）の“1"電圧を持
ち上げる。即ち出力端Ｄが電源電圧VC以上にプルアップ
され、従ってトランジスタ５が３極管動作する。
一般に出力速度は、充電側より放電側の方が早いので、
第７図のように充電側つまりトランジスタ５側のみに対
策を施してもよいものである。
第７図のように充電側つまりトランジスタ５側のみに対
策を施してもよいものである。
以上のような構成であれば、レベル保持手段11,21によ
り、上記Ｄ点を早く電源電圧VCのレベルまで下げる、つ
まり早くトランジスタ５のオン抵抗を上げて、電源VCと
アース間の貫通電流を小さくすることができ、また早く
出力Doutを3.5Vまでさげ（第６図参照）、次の“0"レベ
ルへの降電にそなえるから、該“0"への降電が早くな
る。また5VからOVへ降下するより、3.5VからOVへ降下し
た方が電流（電荷）の量が少くて済むので、アース電源
の電圧のゆらぎが少くできる。ちなみに出力Doutでの容
量Ｃが100PFとした場合、Ｖ＝５［Ｖ］から降電する場
合は 電荷Ｑ＝CV ＝100×５ ＝500×［PC］ となるが、Ｖ＝3.5［Ｖ］から降電する場合は、 Ｑ＝CV ＝100×3.5 ＝350［PC］ と大幅に電流が下げられる。
り、上記Ｄ点を早く電源電圧VCのレベルまで下げる、つ
まり早くトランジスタ５のオン抵抗を上げて、電源VCと
アース間の貫通電流を小さくすることができ、また早く
出力Doutを3.5Vまでさげ（第６図参照）、次の“0"レベ
ルへの降電にそなえるから、該“0"への降電が早くな
る。また5VからOVへ降下するより、3.5VからOVへ降下し
た方が電流（電荷）の量が少くて済むので、アース電源
の電圧のゆらぎが少くできる。ちなみに出力Doutでの容
量Ｃが100PFとした場合、Ｖ＝５［Ｖ］から降電する場
合は 電荷Ｑ＝CV ＝100×５ ＝500×［PC］ となるが、Ｖ＝3.5［Ｖ］から降電する場合は、 Ｑ＝CV ＝100×3.5 ＝350［PC］ と大幅に電流が下げられる。
なお本発明は上記実施例のみに限定されるものではな
く、例えば実施例では、出力段バッファ40をE/E構成と
したが、E/D構成としてもよい。またトランジスタ１及
び３は、Ｅ型の代わりにVthOVであるＩ型トランジス
タとすることもできる。ただしこの場合、出力端Ｄから
電源VCへの逆流を防ぐため、バックゲートバイアス効果
によりカットオフするようなスレッショルド電圧Vthで
あることが必要である。また第７図における容量C3等と
しては、トランジスタのゲート容量を用いてもよいし、
別に容量を設置してもよい。
く、例えば実施例では、出力段バッファ40をE/E構成と
したが、E/D構成としてもよい。またトランジスタ１及
び３は、Ｅ型の代わりにVthOVであるＩ型トランジス
タとすることもできる。ただしこの場合、出力端Ｄから
電源VCへの逆流を防ぐため、バックゲートバイアス効果
によりカットオフするようなスレッショルド電圧Vthで
あることが必要である。また第７図における容量C3等と
しては、トランジスタのゲート容量を用いてもよいし、
別に容量を設置してもよい。
以上説明した如く本発明によれば、MOS駆動回路のトラ
ンジスタのゲート電圧を昇圧後、前記MOS駆動回路の出
力電圧を、強制的に電源電圧より低い値に設定するレベ
ル保持手段を設けたので、高速動作が可能となり、また
出力ショート電流も少なく、また通電々流で電源がゆら
いだりすることも少なく、しかもチップ面積的にも有利
化された半導体回路が提供できる。
ンジスタのゲート電圧を昇圧後、前記MOS駆動回路の出
力電圧を、強制的に電源電圧より低い値に設定するレベ
ル保持手段を設けたので、高速動作が可能となり、また
出力ショート電流も少なく、また通電々流で電源がゆら
いだりすることも少なく、しかもチップ面積的にも有利
化された半導体回路が提供できる。
第１図は従来の出力段バッファ回路図、第２図はＥ型ト
ランジスタの負荷特性図、第３図は上記従来回路の動作
波形図、第４図は本発明の一実施例の回路図、第５図は
同回路のキャパシタ等価回路図、第６図は第４図の動作
波形図、第７図は本発明の他の実施例の回路図である。 １〜20……MOSトランジスタ、20′,30……プッシュプル
・バッファ、40……出力段バッファ、50,60,70……遅延
回路、11,16,21……レベル保持手段、C1〜C3……容量。
ランジスタの負荷特性図、第３図は上記従来回路の動作
波形図、第４図は本発明の一実施例の回路図、第５図は
同回路のキャパシタ等価回路図、第６図は第４図の動作
波形図、第７図は本発明の他の実施例の回路図である。 １〜20……MOSトランジスタ、20′,30……プッシュプル
・バッファ、40……出力段バッファ、50,60,70……遅延
回路、11,16,21……レベル保持手段、C1〜C3……容量。
Claims (1)
- 【請求項１】半導体チップ上に形成され、該チップ外へ
信号を出力するMOS型駆動回路と、該駆動回路の出力端
と電源電圧供給端との間の前記駆動回路の出力電圧導出
用トランジスタのゲートに設けられ、前記駆動回路の出
力電圧導出時にブートストラップ作用を行うキャパシタ
により前記駆動回路の出力電圧導出用トランジスタのゲ
ートを電源電圧以上の電圧に昇圧する電圧昇圧手段と、
該昇圧手段の昇圧電圧出力部と前記電源電圧供給端との
間に設けられて抵抗として作用する素子を備え、前記昇
圧手段で前記ゲートの電圧昇圧後、前記トランジスタの
ゲート電圧を、前記抵抗作用する素子を介して電源電圧
まで放電させることにより、前記駆動回路の出力端の電
圧を、強制的に前記電源電圧より前記トランジスタのス
レッショルド電圧分だけ低い値に設定せしめるレベル保
持手段と、前記キャパシタの一方の端子部に、前記昇圧
電圧のもとになる電圧を供給する一方向性の通電素子
と、この通電素子により前記キャパシタの一方の端子部
に前記昇圧電圧のもとになる電圧を供給後に、前記キャ
パシタの他方の端子部に遅延信号を供給して、前記昇圧
手段に前記昇圧電圧を生じさせる遅延回路とを具備し、
前記MOS型駆動回路は集積回路の出力段バッファを構成
することを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190201A JPH0683062B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190201A JPH0683062B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477209A JPS6477209A (en) | 1989-03-23 |
| JPH0683062B2 true JPH0683062B2 (ja) | 1994-10-19 |
Family
ID=16254137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190201A Expired - Lifetime JPH0683062B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683062B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806738A (en) * | 1972-12-29 | 1974-04-23 | Ibm | Field effect transistor push-pull driver |
| JPS51113562A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Inverter circuit |
| JPS536379U (ja) * | 1976-07-01 | 1978-01-20 |
-
1988
- 1988-07-29 JP JP63190201A patent/JPH0683062B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＳＳＣＣＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲＳ（１９７７） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477209A (en) | 1989-03-23 |
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