JPH0683191B2 - 伝送路信号変調方式 - Google Patents
伝送路信号変調方式Info
- Publication number
- JPH0683191B2 JPH0683191B2 JP63108290A JP10829088A JPH0683191B2 JP H0683191 B2 JPH0683191 B2 JP H0683191B2 JP 63108290 A JP63108290 A JP 63108290A JP 10829088 A JP10829088 A JP 10829088A JP H0683191 B2 JPH0683191 B2 JP H0683191B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sequence
- input
- exclusive
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はPCM通信方式の伝送路信号に関し、特に伝送
路信号のマーク率がほぼ1/2のランダム信号が得られる
伝送路信号変調方式に関する。
路信号のマーク率がほぼ1/2のランダム信号が得られる
伝送路信号変調方式に関する。
一般に、PCM通信方式における伝送路符号としては、
（Ａ）受信側でタイミング抽出が容易であること、
（Ｂ）回路構成が簡単であることなどの理由から１と０
の発生確率がほぼ等しく一定の直流成分が得られるいわ
ゆる平衡符号が望ましい。
（Ａ）受信側でタイミング抽出が容易であること、
（Ｂ）回路構成が簡単であることなどの理由から１と０
の発生確率がほぼ等しく一定の直流成分が得られるいわ
ゆる平衡符号が望ましい。
第２図は従来の伝送路信号変調方式を示すブロツク図で
ある。同図において、１は情報信号が入力する入力端
子、２はこの情報信号のｎビツト毎に１ビツトの余剰ビ
ツトを付加して速度変換された入力信号系列を出力する
速度変換回路、３は一定周期毎にリセツトパルスが入力
するリセツト入力端子、４はＭ系列信号を出力するがこ
のリセツトパルスの入力によりリセツトされるＭ系列信
号発生器、５は排他的論理和回路、６は伝送路である。
ある。同図において、１は情報信号が入力する入力端
子、２はこの情報信号のｎビツト毎に１ビツトの余剰ビ
ツトを付加して速度変換された入力信号系列を出力する
速度変換回路、３は一定周期毎にリセツトパルスが入力
するリセツト入力端子、４はＭ系列信号を出力するがこ
のリセツトパルスの入力によりリセツトされるＭ系列信
号発生器、５は排他的論理和回路、６は伝送路である。
次に上記構成による伝送路信号変調方式の動作について
説明する。まず、入力端子１に入力した情報信号は速度
変換回路２に入力する。この速度変換回路２はｎビツト
毎に１ビツトの余剰ビツトを付加し、速度変換された入
力信号系列を排他的論理和回路５に出力する。一方、Ｍ
系列信号発生器４はリセツト信号により一定周期毎にリ
セツトされたＭ系列信号を排他的論理和回路５に出力す
る。そして、排他的論理和回路５は入力信号系列を変調
して得られた伝送路符号を伝送路６に出力する。この伝
送路信号としては比較的長い時間にわたつてみた場合、
１と０の発生確率がほぼ同程度の即ちマーク率がほぼ1/
2のランダム信号が得られる。
説明する。まず、入力端子１に入力した情報信号は速度
変換回路２に入力する。この速度変換回路２はｎビツト
毎に１ビツトの余剰ビツトを付加し、速度変換された入
力信号系列を排他的論理和回路５に出力する。一方、Ｍ
系列信号発生器４はリセツト信号により一定周期毎にリ
セツトされたＭ系列信号を排他的論理和回路５に出力す
る。そして、排他的論理和回路５は入力信号系列を変調
して得られた伝送路符号を伝送路６に出力する。この伝
送路信号としては比較的長い時間にわたつてみた場合、
１と０の発生確率がほぼ同程度の即ちマーク率がほぼ1/
2のランダム信号が得られる。
上述した従来の伝送路信号変調方式は入力信号系列を一
定周期毎にリセツトされるＭ系列信号によつて変調する
ように構成されているが、このリセツトパルス周期程度
の短時間では入力信号によつては同符号連続の生じる場
合があり、受信側でタイミング抽出が困難となつたり、
直流成分の変動のため識別マージンが劣化することがあ
る。また、連続する同符号数は確率的にしか把握できな
いし、全て同符号となることも確率的にはあり得ないと
いう欠点がある。
定周期毎にリセツトされるＭ系列信号によつて変調する
ように構成されているが、このリセツトパルス周期程度
の短時間では入力信号によつては同符号連続の生じる場
合があり、受信側でタイミング抽出が困難となつたり、
直流成分の変動のため識別マージンが劣化することがあ
る。また、連続する同符号数は確率的にしか把握できな
いし、全て同符号となることも確率的にはあり得ないと
いう欠点がある。
この発明に係る伝送路信号変調方式は、ｎビツト毎に１
ビツトの余剰ビツトを付加するよう速度変換する手段
と、この速度変換された入力信号系列を２分岐する手段
と、この２分岐された信号系列と排他的論理和を取るた
めのＭ系列信号を発生する段数の異なる２個のＭ系列信
号発生器と、いずれの排他的論理和出力を伝送路信号と
して送出するかを選択しその選択情報を余剰ビツトに付
与する回路とを有している。
ビツトの余剰ビツトを付加するよう速度変換する手段
と、この速度変換された入力信号系列を２分岐する手段
と、この２分岐された信号系列と排他的論理和を取るた
めのＭ系列信号を発生する段数の異なる２個のＭ系列信
号発生器と、いずれの排他的論理和出力を伝送路信号と
して送出するかを選択しその選択情報を余剰ビツトに付
与する回路とを有している。
この発明は同符号連続長を大幅に短縮でき、しかも同符
号連続そのものの発生を抑圧することができる。
号連続そのものの発生を抑圧することができる。
第１図はこの発明に係る伝送路信号変調方式の一実施例
を示すブロック図である。同図において、７は入力端子
7aに情報信号が入力し、出力端子7bからｎビツト毎に１
ビツトの余剰ビツトを付加して速度変換された入力信号
系列が出力し、出力端子7cからブロック情報信号が出力
する速度変換回路、８は速度変換された入力信号系列を
２つに分岐する分岐回路、９は第１リセツトパルスが入
力する第１リセツト端子、10はこの第１リセツトパルス
により一定周期毎にリセツトされ、第1M系列信号を発生
するｌ段構成の第1M系列信号発生器、11は分岐された入
力信号系列をこの第1M系列信号によつて変調し第１変調
入力信号系列を出力する第１排他的論理和回路、12は第
２リセツトパルスが入力する第２リセツト端子、13はこ
の第２リセツトパルスにより一定周期毎にリセツトさ
れ、第2M系列信号を発生するｎ段構成の第2M系列信号発
生器、14は分岐された入力信号系列をこの第2M系列信号
によつて変調し第２変調入力信号系列を出力する第２排
他的論理和回路、15は入力する第１変調入力信号系列と
第２変調入力信号系列のうち同符号連続長の短い方の信
号系列を選択すると共にいずれの信号系列を伝送路符号
としたかの情報を余剰ビツトに付加する選択回路であ
る。
を示すブロック図である。同図において、７は入力端子
7aに情報信号が入力し、出力端子7bからｎビツト毎に１
ビツトの余剰ビツトを付加して速度変換された入力信号
系列が出力し、出力端子7cからブロック情報信号が出力
する速度変換回路、８は速度変換された入力信号系列を
２つに分岐する分岐回路、９は第１リセツトパルスが入
力する第１リセツト端子、10はこの第１リセツトパルス
により一定周期毎にリセツトされ、第1M系列信号を発生
するｌ段構成の第1M系列信号発生器、11は分岐された入
力信号系列をこの第1M系列信号によつて変調し第１変調
入力信号系列を出力する第１排他的論理和回路、12は第
２リセツトパルスが入力する第２リセツト端子、13はこ
の第２リセツトパルスにより一定周期毎にリセツトさ
れ、第2M系列信号を発生するｎ段構成の第2M系列信号発
生器、14は分岐された入力信号系列をこの第2M系列信号
によつて変調し第２変調入力信号系列を出力する第２排
他的論理和回路、15は入力する第１変調入力信号系列と
第２変調入力信号系列のうち同符号連続長の短い方の信
号系列を選択すると共にいずれの信号系列を伝送路符号
としたかの情報を余剰ビツトに付加する選択回路であ
る。
次に上記構成による伝送路信号変調方式の動作について
説明する。まず、入力端子１に入力した情報信号は速度
変換回路７に入力する。この速度変換回路７はその出力
端子7bからｎビツト毎に１ビツトの余剰ビツトを付加し
て速度変換された入力信号系列を分岐回路８に出力する
一方、出力端子7cからブロツク情報信号を選択回路15に
出力する。そして、この分岐回路８はこの速度変換され
た入力信号系列を２つに分岐してそれぞれ第１排他的論
理和回路11および第２排他的論理和回路14に出力する。
そして、第１排他的論理和回路11は分岐された一方の入
力信号系列を一定周期毎にリセツトされる第1M系列信号
によつて変調し第１変調入力信号系列を選択回路15に出
力する。一方、第２排他的論理和回路14は分岐された他
方の入力信号系列を第2M系列信号によつて変調し第２変
調入力信号系列を選択回路15に出力する。このとき、第
１排他的論理和回路11および第２排他的論理和回路14の
一方の入力端子に入力する信号は共に速度変換されたの
ちの情報信号でその内容は全く同一であるが、他方の入
力端子にそれぞれ入力する第1M系列信号および第2M系列
信号はその第1M系列信号発生器10および第2M系列信号発
生器13の段数が異なるため、この第１変調入力信号系列
と第２変調入力信号系列とは異なつた信号となる。この
ため、選択回路15は速度変換回路７の出力端子7cから出
力されたブロツク情報を利用し第１変調入力信号系列お
よび第２変調入力信号系列のｎビツトの連続する情報ビ
ツトおよびそれに付加された１ビツトの余剰ビツト位置
を検出すると同時に、ｎビツトの情報ビツト内に含まれ
る連続した同一極性信号長を第１変調入力信号系列およ
び第２変調入力信号系列について比較し、連続した同一
極性信号長の短い方の信号の余剰ビツトにいずれのＭ系
列発生器出力を利用して変調をかけた系列であるかを示
す情報を付加して伝送路信号として伝送路６に出力す
る。この伝送路信号も確率的にしか連続する同符号連続
数を把握できないが、同符号連続長を大幅に短縮できる
と同時に同符号連続そのものの発生を抑圧することが可
能となる。
説明する。まず、入力端子１に入力した情報信号は速度
変換回路７に入力する。この速度変換回路７はその出力
端子7bからｎビツト毎に１ビツトの余剰ビツトを付加し
て速度変換された入力信号系列を分岐回路８に出力する
一方、出力端子7cからブロツク情報信号を選択回路15に
出力する。そして、この分岐回路８はこの速度変換され
た入力信号系列を２つに分岐してそれぞれ第１排他的論
理和回路11および第２排他的論理和回路14に出力する。
そして、第１排他的論理和回路11は分岐された一方の入
力信号系列を一定周期毎にリセツトされる第1M系列信号
によつて変調し第１変調入力信号系列を選択回路15に出
力する。一方、第２排他的論理和回路14は分岐された他
方の入力信号系列を第2M系列信号によつて変調し第２変
調入力信号系列を選択回路15に出力する。このとき、第
１排他的論理和回路11および第２排他的論理和回路14の
一方の入力端子に入力する信号は共に速度変換されたの
ちの情報信号でその内容は全く同一であるが、他方の入
力端子にそれぞれ入力する第1M系列信号および第2M系列
信号はその第1M系列信号発生器10および第2M系列信号発
生器13の段数が異なるため、この第１変調入力信号系列
と第２変調入力信号系列とは異なつた信号となる。この
ため、選択回路15は速度変換回路７の出力端子7cから出
力されたブロツク情報を利用し第１変調入力信号系列お
よび第２変調入力信号系列のｎビツトの連続する情報ビ
ツトおよびそれに付加された１ビツトの余剰ビツト位置
を検出すると同時に、ｎビツトの情報ビツト内に含まれ
る連続した同一極性信号長を第１変調入力信号系列およ
び第２変調入力信号系列について比較し、連続した同一
極性信号長の短い方の信号の余剰ビツトにいずれのＭ系
列発生器出力を利用して変調をかけた系列であるかを示
す情報を付加して伝送路信号として伝送路６に出力す
る。この伝送路信号も確率的にしか連続する同符号連続
数を把握できないが、同符号連続長を大幅に短縮できる
と同時に同符号連続そのものの発生を抑圧することが可
能となる。
以上詳細に説明したように、この発明に係る伝送路信号
変調方式によれば、２つに分岐した同一内容の２系列の
信号を互いに段数の異なるＭ系列発生器の出力でそれぞ
れ変調し、同符号連続長の短い信号系列を選択して伝送
路信号として出力することができる効果がある。
変調方式によれば、２つに分岐した同一内容の２系列の
信号を互いに段数の異なるＭ系列発生器の出力でそれぞ
れ変調し、同符号連続長の短い信号系列を選択して伝送
路信号として出力することができる効果がある。
第１図はこの発明に係る伝送路信号変調方式の一実施例
を示すブロツク図、第２図は従来の伝送路信号変調方式
を示すブロツク図である。 １……入力端子、６……伝送路、７……速度変換回路、
８……分岐回路、９……第１リセツト端子、10……第1M
系列信号発生器、11……第１排他的論理和回路、12……
第２リセツト端子、13……・第2M系列信号発生器、14…
…第２排他的論理和回路、15……選択回路。
を示すブロツク図、第２図は従来の伝送路信号変調方式
を示すブロツク図である。 １……入力端子、６……伝送路、７……速度変換回路、
８……分岐回路、９……第１リセツト端子、10……第1M
系列信号発生器、11……第１排他的論理和回路、12……
第２リセツト端子、13……・第2M系列信号発生器、14…
…第２排他的論理和回路、15……選択回路。
Claims (1)
- 【請求項１】速度変換され余剰ビツトを付加した入力信
号系列とＭ系列信号発生器の出力信号との排他的論理和
を取る伝送路信号変調方式において、ｎビツト毎に１ビ
ツトの余剰ビツトを付加するよう速度変換する手段と、
この速度変換された入力信号系列を２分岐する手段と、
２分岐されたそれぞれの入力信号系列と段数の異なるＭ
系列信号発生器の各出力信号との排他的論理和を取る手
段と、この排他的論理和が取られた出力信号の予め定め
た連続するｎビツトのブロツク内における連続した同一
極性信号の短い方の系列を伝送路信号として送出し、い
ずれの系列を伝送路符号としたかの情報を余剰ビツトに
付与する手段とを備えたことを特徴とする伝送路信号変
調方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108290A JPH0683191B2 (ja) | 1988-04-30 | 1988-04-30 | 伝送路信号変調方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108290A JPH0683191B2 (ja) | 1988-04-30 | 1988-04-30 | 伝送路信号変調方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01278142A JPH01278142A (ja) | 1989-11-08 |
| JPH0683191B2 true JPH0683191B2 (ja) | 1994-10-19 |
Family
ID=14480924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108290A Expired - Lifetime JPH0683191B2 (ja) | 1988-04-30 | 1988-04-30 | 伝送路信号変調方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683191B2 (ja) |
-
1988
- 1988-04-30 JP JP63108290A patent/JPH0683191B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01278142A (ja) | 1989-11-08 |
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