JPH01278142A - 伝送路信号変調方式 - Google Patents
伝送路信号変調方式Info
- Publication number
- JPH01278142A JPH01278142A JP63108290A JP10829088A JPH01278142A JP H01278142 A JPH01278142 A JP H01278142A JP 63108290 A JP63108290 A JP 63108290A JP 10829088 A JP10829088 A JP 10829088A JP H01278142 A JPH01278142 A JP H01278142A
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- JP
- Japan
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- signal
- series
- sequence
- transmission line
- circuit
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- Granted
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 31
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＰＣＭ通信方式の伝送路信号に関し、特に伝
送路信号のマーク率がはホ１／２のランダム信号が得ら
れる伝送路信号変調方式に関する。
送路信号のマーク率がはホ１／２のランダム信号が得ら
れる伝送路信号変調方式に関する。
一般に、ＰＣＭ通信方式における伝送路符号としては、
（Ａ）受信側でタイミング抽出が容易であること、（Ｂ
）回路構成が簡単であることなどの理由から１とＯの発
生確率がほぼ等しく一定の直流成分が得られるいわゆる
平衡符号が望ましい。
（Ａ）受信側でタイミング抽出が容易であること、（Ｂ
）回路構成が簡単であることなどの理由から１とＯの発
生確率がほぼ等しく一定の直流成分が得られるいわゆる
平衡符号が望ましい。
第２図は従来の伝送路信号変調方式を示すブロック図で
ある。同図において、１は情報信号が入力する入力端子
、２はこの情報信号のｎビット毎に１ビットの余剰ビッ
トを付加して速度変換された入力信号系列を出力する速
度変換回路、３は一定周期毎にリセットパルスが入力す
るリセット入力端子、４はＭ系列信号を出力するがこの
リセットパルスの入力によシリセットされるＭ系列信号
発生器、５は排他的論理和回路、６は伝送路である。
ある。同図において、１は情報信号が入力する入力端子
、２はこの情報信号のｎビット毎に１ビットの余剰ビッ
トを付加して速度変換された入力信号系列を出力する速
度変換回路、３は一定周期毎にリセットパルスが入力す
るリセット入力端子、４はＭ系列信号を出力するがこの
リセットパルスの入力によシリセットされるＭ系列信号
発生器、５は排他的論理和回路、６は伝送路である。
次に上記構成による伝送路信号変調方式の動作について
説明する。まず、入力端子１に入力した情報信号は速度
変換回路２に入力する。この速度変換回路２はｎビット
毎に１ビットの余剰ビットを付加し、速度変換された入
力信号系列を排他的論理和回路５に出力する。一方、Ｍ
系列信号発生器４はリセット信号により一定周期毎にリ
セットされたＭ系列信号を排他的論理和回路５に出力す
る。そして、排他的論理和回路５は入力信号系列を変調
して得られた伝送路符号を伝送路６に出力する。この伝
送路信号としては比較的長い時間にわたってみた場合、
１と０の発生確率がほぼ同程度の即ちマーク率がほぼ１
／２のランダム信号が得られる。
説明する。まず、入力端子１に入力した情報信号は速度
変換回路２に入力する。この速度変換回路２はｎビット
毎に１ビットの余剰ビットを付加し、速度変換された入
力信号系列を排他的論理和回路５に出力する。一方、Ｍ
系列信号発生器４はリセット信号により一定周期毎にリ
セットされたＭ系列信号を排他的論理和回路５に出力す
る。そして、排他的論理和回路５は入力信号系列を変調
して得られた伝送路符号を伝送路６に出力する。この伝
送路信号としては比較的長い時間にわたってみた場合、
１と０の発生確率がほぼ同程度の即ちマーク率がほぼ１
／２のランダム信号が得られる。
上述した従来の伝送路信号変調方式は入力信号系列を一
定周期毎にリセットされるＭ系列信号によって変調する
ように構成されているが、このリセットパルス周期程度
の短時間では入力信号によっては同符号連続の生じる場
合があ夛、受信側でタイミング抽出が困難となったシ、
直流成分の変動のため識別マージンが劣化することがあ
る。また、連続する同符号数は確率的にしか把握できな
いし、全て同符号となるととも確率的にはあシ得ないと
いう欠点がおる。
定周期毎にリセットされるＭ系列信号によって変調する
ように構成されているが、このリセットパルス周期程度
の短時間では入力信号によっては同符号連続の生じる場
合があ夛、受信側でタイミング抽出が困難となったシ、
直流成分の変動のため識別マージンが劣化することがあ
る。また、連続する同符号数は確率的にしか把握できな
いし、全て同符号となるととも確率的にはあシ得ないと
いう欠点がおる。
この発明に係る伝送路信号変調方式は、ｎビット毎に１
ビットの余剰ビットを付加するよう速度変換する手段と
、この速度変換された入力信号系列を２分岐する手段と
、この２分岐された信号系列と排他的論理和を取るため
のＭ系列信号を発生する段数の異なる２個のＭ系列信号
発生器と、いずれの排他的論理和出力を伝送路信号とし
て送出するかを選択しその選択情報を余剰ピッ）Ｋ付与
する回路とを有している。
ビットの余剰ビットを付加するよう速度変換する手段と
、この速度変換された入力信号系列を２分岐する手段と
、この２分岐された信号系列と排他的論理和を取るため
のＭ系列信号を発生する段数の異なる２個のＭ系列信号
発生器と、いずれの排他的論理和出力を伝送路信号とし
て送出するかを選択しその選択情報を余剰ピッ）Ｋ付与
する回路とを有している。
この発明は同符号連続長を大幅に短縮でき、しかも同符
号連続そのものの発生を抑圧することができる。
号連続そのものの発生を抑圧することができる。
第１図はこの発明に係る伝送路信号変調方式の一実施例
を示すブロック図である。同図において、７は入力端子
Ｔ＆に情報信号が入力し、出力端子７ｂからｎビット毎
に１ビットの余剰ビットを付加して速度変換された入力
信号系列が出力し、出力端子７ｃからブロック情報信号
が出力する速度変換回路、８は速度変換された入力信号
系列を２つに分岐する分岐回路、９は第１リセツトパル
スが入力する第１リセツト端子、１０はこの第１リセツ
トパルスによシ一定周期毎にリセットされ、第１Ｍ系列
信号を発生する４段構成の第１Ｍ系列信号発生器、１１
は分岐された入力信号系列をこの第１Ｍ系列信号によっ
て変調し第１変調入力信号系列を出力する第１排他的論
理和回路、１２は第２リセツトパルスが入力する第２リ
セツト端子、１３はこの第２リセツトパルスによシ一定
周期毎にリセットされ、第２Ｍ系列信号を発生するｎ段
構成の第２Ｍ系列信号発生器、１４は分岐された入力信
号系列をこの第２Ｍ系列信号によって変調し第２変調入
力信号系列を出力する第２排他的論理和回路、１５は入
力する第１変調入力信号系列と第２変調入力信号系列の
うち同符号連続長の短い方の信号系列を選択すると共に
いずれの信号系列を伝送路符号としたかの情報を余剰ビ
ットに付加する選択回路である。
を示すブロック図である。同図において、７は入力端子
Ｔ＆に情報信号が入力し、出力端子７ｂからｎビット毎
に１ビットの余剰ビットを付加して速度変換された入力
信号系列が出力し、出力端子７ｃからブロック情報信号
が出力する速度変換回路、８は速度変換された入力信号
系列を２つに分岐する分岐回路、９は第１リセツトパル
スが入力する第１リセツト端子、１０はこの第１リセツ
トパルスによシ一定周期毎にリセットされ、第１Ｍ系列
信号を発生する４段構成の第１Ｍ系列信号発生器、１１
は分岐された入力信号系列をこの第１Ｍ系列信号によっ
て変調し第１変調入力信号系列を出力する第１排他的論
理和回路、１２は第２リセツトパルスが入力する第２リ
セツト端子、１３はこの第２リセツトパルスによシ一定
周期毎にリセットされ、第２Ｍ系列信号を発生するｎ段
構成の第２Ｍ系列信号発生器、１４は分岐された入力信
号系列をこの第２Ｍ系列信号によって変調し第２変調入
力信号系列を出力する第２排他的論理和回路、１５は入
力する第１変調入力信号系列と第２変調入力信号系列の
うち同符号連続長の短い方の信号系列を選択すると共に
いずれの信号系列を伝送路符号としたかの情報を余剰ビ
ットに付加する選択回路である。
次に上記構成による伝送路信号変調方式の動作について
説明する。まず、入力端子１に入力した情報信号は速度
変換回路７に入力する。この速度変換回路Ｔはその出力
端子７ｂからｎビット毎に１ビットの余剰ビットを付加
して速度変換された入力信号系列を分岐口−８に出力す
る一方、出力端子７ｃからブロック情報信号を選択回路
１５に出力する。そして、この分岐回路８はこの速度変
換された入力信号系列ｔ−２つに分岐してそれぞれ第１
排他的論理和回路１１および第２排他的論理和回路１４
に出力する。そして、第１排他的論理和回路１１は分岐
された一方の入力信号系列を一定周期毎にリセットされ
る第１Ｍ系列信号によって変調し第１変調入力信号系列
を選択回路１５に出力する。一方、第２排他的論理和回
路１４は分岐された他方の入力信号系列を第２Ｍ系列信
号によって変調し第２変調入力信号系列を選択回路１５
に出力する。このとき、第１排他的論理和回路１１およ
び第２排他的論理和回路１４の一方の入力端子に入力す
る信号は共に速度変換されたのちの情報信号でその内容
は全く同一であるが、他方の入力端子にそれぞれ入力す
る第１Ｍ系列信号および第２Ｍ系列信号はその第１Ｍ系
列信号発生器１０および第２Ｍ系列信号発生器１３の段
数が異なるため、この第１変調入力信号系列と第２変調
入力信号系列とは異なった信号となる。このため、選択
回路１５は速度変換回路７の出力端子７Ｃから出力され
たブロック情報を利用し第１変調入力信号系列および第
２変調入力信号系列のｎビットの連続する情報ビットお
よびそれに付加された１ビットの余剰ビット位置を検出
すると同時に、ｎビットの情報ビット内に含まれる連続
した同一極性信号長を第１変調入力信号系列および第２
変調入力信号系列について比較し、連続した同一極性信
号長の短い方の信号の余剰ビットにいずれのＭ系列発生
器出力を利用して変調をかけた系列であるかを示す情報
を付加して伝送路信号として伝送路６に出力する。この
伝送路信号も確率的にしか連続する同符号連続数を把握
できないが、同符号連続長を大幅に短縮できると同時に
同符号連続そのものの発生を抑圧することが可能となる
。
説明する。まず、入力端子１に入力した情報信号は速度
変換回路７に入力する。この速度変換回路Ｔはその出力
端子７ｂからｎビット毎に１ビットの余剰ビットを付加
して速度変換された入力信号系列を分岐口−８に出力す
る一方、出力端子７ｃからブロック情報信号を選択回路
１５に出力する。そして、この分岐回路８はこの速度変
換された入力信号系列ｔ−２つに分岐してそれぞれ第１
排他的論理和回路１１および第２排他的論理和回路１４
に出力する。そして、第１排他的論理和回路１１は分岐
された一方の入力信号系列を一定周期毎にリセットされ
る第１Ｍ系列信号によって変調し第１変調入力信号系列
を選択回路１５に出力する。一方、第２排他的論理和回
路１４は分岐された他方の入力信号系列を第２Ｍ系列信
号によって変調し第２変調入力信号系列を選択回路１５
に出力する。このとき、第１排他的論理和回路１１およ
び第２排他的論理和回路１４の一方の入力端子に入力す
る信号は共に速度変換されたのちの情報信号でその内容
は全く同一であるが、他方の入力端子にそれぞれ入力す
る第１Ｍ系列信号および第２Ｍ系列信号はその第１Ｍ系
列信号発生器１０および第２Ｍ系列信号発生器１３の段
数が異なるため、この第１変調入力信号系列と第２変調
入力信号系列とは異なった信号となる。このため、選択
回路１５は速度変換回路７の出力端子７Ｃから出力され
たブロック情報を利用し第１変調入力信号系列および第
２変調入力信号系列のｎビットの連続する情報ビットお
よびそれに付加された１ビットの余剰ビット位置を検出
すると同時に、ｎビットの情報ビット内に含まれる連続
した同一極性信号長を第１変調入力信号系列および第２
変調入力信号系列について比較し、連続した同一極性信
号長の短い方の信号の余剰ビットにいずれのＭ系列発生
器出力を利用して変調をかけた系列であるかを示す情報
を付加して伝送路信号として伝送路６に出力する。この
伝送路信号も確率的にしか連続する同符号連続数を把握
できないが、同符号連続長を大幅に短縮できると同時に
同符号連続そのものの発生を抑圧することが可能となる
。
以上詳細に説明したように、この発明に係る伝送路信号
変調方式によれば、２つに分岐した同一内容の２系列の
信号を互いに段数の異なるＭ系列発生器の出力でそれぞ
れ変調し、同符号連続長の短い信号系列を選択して伝送
路信号として出力することができる効果がある。
変調方式によれば、２つに分岐した同一内容の２系列の
信号を互いに段数の異なるＭ系列発生器の出力でそれぞ
れ変調し、同符号連続長の短い信号系列を選択して伝送
路信号として出力することができる効果がある。
第１図はこの発明に係る伝送路信号変調方式の一実施例
を示すブロック図、第２図は従来の伝送路信号変調方式
を示すブロック図である。 １・・・・入力端子、６・・・・伝送路、７・・・・速
度変換回路、８−・・・分岐回路、９・・・・第１リセ
ツト端子、１ｏ・・・・第１Ｍ系列信号発生器、１１・
・・・第１排他的論理利回路、１２・・・−第２リセツ
ト端子、１３・・・・第２Ｍ系列信号発生器、１４・・
・・第２排他的論理和回路、１５・・・・選択回路。
を示すブロック図、第２図は従来の伝送路信号変調方式
を示すブロック図である。 １・・・・入力端子、６・・・・伝送路、７・・・・速
度変換回路、８−・・・分岐回路、９・・・・第１リセ
ツト端子、１ｏ・・・・第１Ｍ系列信号発生器、１１・
・・・第１排他的論理利回路、１２・・・−第２リセツ
ト端子、１３・・・・第２Ｍ系列信号発生器、１４・・
・・第２排他的論理和回路、１５・・・・選択回路。
Claims (1)
- 速度変換され余剰ビットを付加した入力信号系列とＭ系
列信号発生器の出力信号との排他的論理和を取る伝送路
信号変調方式において、ｎビット毎に１ビットの余剰ビ
ットを付加するよう速度変換する手段と、この速度変換
された入力信号系列を２分岐する手段と、２分岐された
それぞれの入力信号系列と段数の異なるＭ系列信号発生
器の各出力信号との排他的論理和を取る手段と、この排
他的論理和が取られた出力信号の予め定めた連続するｎ
ビットのブロック内における連続した同一極性信号の短
い方の系列を伝送路信号として送出し、いずれの系列を
伝送路符号としたかの情報を余剰ビットに付与する手段
とを備えたことを特徴とする伝送路信号変調方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108290A JPH0683191B2 (ja) | 1988-04-30 | 1988-04-30 | 伝送路信号変調方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108290A JPH0683191B2 (ja) | 1988-04-30 | 1988-04-30 | 伝送路信号変調方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01278142A true JPH01278142A (ja) | 1989-11-08 |
| JPH0683191B2 JPH0683191B2 (ja) | 1994-10-19 |
Family
ID=14480924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108290A Expired - Lifetime JPH0683191B2 (ja) | 1988-04-30 | 1988-04-30 | 伝送路信号変調方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683191B2 (ja) |
-
1988
- 1988-04-30 JP JP63108290A patent/JPH0683191B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683191B2 (ja) | 1994-10-19 |
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