JPH0683193B2 - Loop control circuit - Google Patents
Loop control circuitInfo
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- JPH0683193B2 JPH0683193B2 JP60125336A JP12533685A JPH0683193B2 JP H0683193 B2 JPH0683193 B2 JP H0683193B2 JP 60125336 A JP60125336 A JP 60125336A JP 12533685 A JP12533685 A JP 12533685A JP H0683193 B2 JPH0683193 B2 JP H0683193B2
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- JP
- Japan
- Prior art keywords
- sawtooth wave
- voltage
- loop control
- control circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Transmission System (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、可変するくり返し周期を持つサンプル値制御
のループ制御回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sample value control loop control circuit having a variable repeating period.
従来の技術 従来のループ制御回路では、第３図に示すように、一定
時間毎に開閉するサンプラ−２とサンプルホールド３か
らの電圧を減算器４により基準電圧５から減算して誤差
電圧を得、前記誤差電圧を積分器６に入力し、制御対象
７への出力を得ているものが多かった。2. Description of the Related Art In a conventional loop control circuit, as shown in FIG. 3, an error voltage is obtained by subtracting a voltage from a sampler-2 which opens and closes at regular time intervals and a sample and hold 3 from a reference voltage 5 by a subtractor 4. In many cases, the error voltage was input to the integrator 6 and the output to the controlled object 7 was obtained.
発明が解決しようとする問題点 しかし、従来の構成では入力である信号源１の周波数即
ち、サンプル周期Ｔが２倍以上変化するような目的で
は、制御対象へのゲインＧが変化してしまい、安定な制
御が困難であった。すなわち従来の回路では、サンプル
周期Ｔが変化する目的下で使用する事は困難であった。Problems to be Solved by the Invention However, in the conventional configuration, for the purpose of changing the frequency of the signal source 1 as an input, that is, the sample period T by a factor of 2 or more, the gain G to the controlled object changes, Stable control was difficult. That is, in the conventional circuit, it was difficult to use it for the purpose of changing the sampling period T.
本発明はかかる点に鑑みてなされたもので、簡易な構成
で、サンプル周期Ｔが大きく変化するような制御対象に
対しても安定に動作するループ制御回路を提供すること
を目的としている。The present invention has been made in view of the above points, and an object of the present invention is to provide a loop control circuit having a simple configuration and stably operating even for a control target whose sample period T greatly changes.
問題点を解決するための手段 本発明は上記問題点を解決するために、減算器からの誤
差出力を更に、サンプリングタイミングに同期しサンプ
ル周期以下の一定の時間で積分する構成を備えたもので
ある。Means for Solving the Problems In order to solve the above problems, the present invention is provided with a configuration for further integrating the error output from the subtractor in synchronization with the sampling timing and at a constant time equal to or less than the sampling period. is there.
作用 本発明は上記した構成により、減算器からの出力を入力
サンプル周期Ｔ以下の時間ｔによりゲ−トする事によ
り、サンプル周期Ｔが変化しても一定のループゲインを
得ることができ、したがって安定なループ制御動作を実
現できるものである。With the above-described structure, the present invention obtains a constant loop gain even when the sample period T changes by gated the output from the subtractor at a time t that is less than or equal to the input sample period T. A stable loop control operation can be realized.
実施例 第１図は本発明のループ制御回路の一実施例を示すもの
であり、業務用VTRに使用されるタイムコードリーダに
応用した例である。Embodiment FIG. 1 shows an embodiment of the loop control circuit of the present invention, which is an example applied to a time code reader used in a commercial VTR.
タイムコードとは第２図（ｂ）のようなバイフェーズ信
号であり、第２図（ｆ）のクロック間に位相の変化があ
れば“1"なければ“0"の値を持ち、第２図（ａ）なるデ
ィジタル値を持つ。１は入力信号源で第２図（ｂ）に示
す信号を出力する。９はタイミング作成回路で信号源１
の出力に接続された入力端子94の位相の変化毎にパルス
を作成し第２図（ｃ）のパルスを作る。更に入力端子95
から入力されるのこぎり波（ｄ）がその波高値の75％の
レベルを越えるところで"0"、75％のレベル以下で"1"と
なる第２図（ｅ）に示すようなパルスすなわち75パーセ
ントパルスを作る。そして、このパルスの幅は、第２図
（ｆ）に示すクロックの周期Ｔの75％に対応している。The time code is a bi-phase signal as shown in FIG. 2 (b), and has a value of “0” if there is a phase change between the clocks of FIG. 2 (f) and a value of “0”. It has a digital value as shown in FIG. An input signal source 1 outputs the signal shown in FIG. 2 (b). 9 is a timing generation circuit, which is a signal source 1
A pulse is created for each change in the phase of the input terminal 94 connected to the output of the above, and the pulse of FIG. 2 (c) is created. Further input terminal 95
The sawtooth wave (d) input from is "0" when the level exceeds 75% of its peak value, and becomes "1" below the level of 75%, that is, the pulse as shown in Fig. 2 (e), that is, 75% Make a pulse. The width of this pulse corresponds to 75% of the clock cycle T shown in FIG. 2 (f).
第２図（ｅ）のパルスをマスクパルスとして第２図
（ｃ）のパルスより第２図（ｆ）に示したクロックを得
る。前記クロックをもとに、各部のタイミングを作成し
出力端子91,92,93に出力する。The pulse shown in FIG. 2 (e) is used as a mask pulse to obtain the clock shown in FIG. 2 (f) from the pulse shown in FIG. 2 (c). The timing of each part is created based on the clock and output to the output terminals 91, 92, 93.
３はサンプルホールドであり、13のコンデンサと10の放
電器により作成される第２図（ｄ）に示した前記のこぎ
り波を出力端子92のサンプル信号でサンプルホールドし
て得られる最大電圧を減算器４に出力する。減算器４は
前記のこぎり波の最大電圧と基準電圧５との差を誤差電
圧Erとして出力端子43に出力する。12はゲートであり、
11の単安定回路からの出力が“1"の時間だけ前記誤差電
圧Erを積分器に送る。この単安定回路11は前記クロック
に同期し、サンプル周期Ｔ以下に設定された時間ｔ（Ｔ
≧ｔ）だけゲート12に対して“1"を送るものである。積
分器６は前記誤差電圧Erをゲート12がオンの間だけ積分
する。８は電圧電流変換回路であり、積分器６からの出
力電圧を電圧入力端子81に入力し電流出力端子82に定電
流ｉとして出力する。前記コンデンサ13はこの定電流ｉ
により、第２図（ｄ）のようなのこぎり波を作成する。Reference numeral 3 is a sample hold, which subtracts the maximum voltage obtained by sample-holding the sawtooth wave shown in FIG. 2 (d) created by the capacitor 13 and the discharger 10 with the sample signal at the output terminal 92. Output to 4. The subtracter 4 outputs the difference between the maximum voltage of the sawtooth wave and the reference voltage 5 to the output terminal 43 as the error voltage Er. 12 is a gate,
The error voltage Er is sent to the integrator only when the output from the 11 monostable circuit is "1". The monostable circuit 11 is synchronized with the clock and has a time t (T
"1" is sent to the gate 12 only for ≥t). The integrator 6 integrates the error voltage Er only while the gate 12 is on. A voltage-current conversion circuit 8 inputs the output voltage from the integrator 6 to the voltage input terminal 81 and outputs it as a constant current i to the current output terminal 82. The constant current i
Thus, a sawtooth wave as shown in FIG. 2 (d) is created.
以上のように本実施例では、のこぎり波の最大電圧と基
準電圧５との差で、ゲート12、積分器６、および電圧電
流変換回路８を介して定電流ｉを変化させ、のこぎり波
の傾斜を変えることにより、フィードバックループが形
成され、その結果、のこぎり波の最大電圧が基準電圧５
に等しくなるように制御される。それによって、第２図
（ｅ）に示す75パーセントパルスは、タイミング作成回
路９の中で、のこぎり波（ｄ）と、基準電圧の75％の電
圧とを比較して得ることができ、その幅はクロック
（ｆ）の周期Ｔの75％となる。そして、第２図（ｂ）に
示すタイムコードは、クロック（ｆ）の直後のレベルに
対して、上記75パーセントパルスの立下りのタイミング
のレベルが反転しているかどうかで"1"か"0"かが判別で
き、タイムコードの読み取りが可能となる。As described above, in the present embodiment, the constant current i is changed by the difference between the maximum voltage of the sawtooth wave and the reference voltage 5 through the gate 12, the integrator 6, and the voltage-current conversion circuit 8, and the slope of the sawtooth wave is changed. By changing the, a feedback loop is formed such that the maximum voltage of the sawtooth wave is 5
Is controlled to be equal to. Thereby, the 75% pulse shown in FIG. 2 (e) can be obtained by comparing the sawtooth wave (d) with the voltage of 75% of the reference voltage in the timing generation circuit 9, and its width. Is 75% of the cycle T of the clock (f). The time code shown in FIG. 2 (b) is "1" or "0" depending on whether the level of the falling timing of the 75% pulse is inverted with respect to the level immediately after the clock (f). "It can be discriminated whether or not the time code can be read.
ところで、前述のように、これが業務用VTRに使用され
た場合、VTRの再生速度は動作状態によって大きく変化
するため、タイムコードの周期も大きく変化するが、そ
の場合でも、常に75パーセントパルスの立下りタイミン
グがクロック（ｆ）の周期Ｔの75％となるためには、の
こぎり波の最大値が常に基準電圧５に一致していなけれ
ばならない。この条件を満たすために、本実施例では、
上述のようなフィードバックループを形成して制御を行
っているのである。By the way, as mentioned above, when this is used for a commercial VTR, the playback speed of the VTR changes greatly depending on the operating state, so the time code period also changes greatly. In order for the down timing to be 75% of the cycle T of the clock (f), the maximum value of the sawtooth wave must always match the reference voltage 5. In order to satisfy this condition, in this embodiment,
The control is performed by forming the feedback loop as described above.
また、タイムコードの周期が変化すると、それに従って
サンプル周期Ｔも変化するが、以上のように本実施例に
よれば、サンプル周期Ｔが変化しても、サンプリングタ
イミングに同期して単安定回路11がゲート12をオンする
ことにより積分器６の出力ゲインが変化することなく安
定な制御系が得られる。Further, when the cycle of the time code changes, the sample cycle T changes accordingly. As described above, according to the present embodiment, even if the sample cycle T changes, the monostable circuit 11 is synchronized with the sampling timing. By turning on the gate 12, a stable control system can be obtained without changing the output gain of the integrator 6.
つまり、従来構成では積分器６の出力は、∫O TErdτと
なりサンプル周期Ｔが長くなれば、同じ誤差電圧Erに対
しても大きな出力となり、逆に短かくなれば、小さな出
力となる。ところが、本実施例によれば、積分器６の出
力は、∫O tErdτとなり、サンプル周期Ｔによらず、一
定の時間ｔ（Ｔ≧ｔ）によって決定される。したがって
サンプル周期Ｔが変化するような場合においても、誤差
電圧Erに対するゲインは一定に保たれ、安定なループ制
御回路を実現する事ができる。That is, in the conventional configuration, the output of the integrator 6 becomes ∫ O T Erd τ, and if the sample period T is long, the output is large even for the same error voltage Er, and conversely, if it is short, the output is small. However, according to this embodiment, the output of the integrator 6 becomes ∫ O t Erd τ, which is determined by the constant time t (T ≧ t) regardless of the sampling period T. Therefore, even when the sample period T changes, the gain for the error voltage Er is kept constant, and a stable loop control circuit can be realized.
発明の効果 以上述べてきたように、本発明によれば、きわめて簡易
な回路構成で、サンプル周期が大きく変化しても安定に
動作するループ制御回路を実現でき実用的にきわめて有
用である。EFFECTS OF THE INVENTION As described above, according to the present invention, it is possible to realize a loop control circuit that operates stably even with a large change in the sample period with a very simple circuit configuration, and it is extremely useful in practice.
第１図は本発明の一実施例におけるループ制御回路を示
すブロック図、第２図は本発明の要部波形図、第３図は
従来のループ制御回路のブロック図である。 ３……サンプルホールド、４……減算器、５……基準電
圧、６……積分器、８……電圧電流交換回路、９……タ
イミング作成回路、10……放電器、11……単安定回路、
12……ゲート、13……コンデンサ。FIG. 1 is a block diagram showing a loop control circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram of essential parts of the present invention, and FIG. 3 is a block diagram of a conventional loop control circuit. 3 ... Sample hold, 4 ... Subtractor, 5 ... Reference voltage, 6 ... Integrator, 8 ... Voltage / current exchange circuit, 9 ... Timing creation circuit, 10 ... Discharger, 11 ... Mono-stable circuit,
12 ... gate, 13 ... capacitor.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/12 Ａ 9182−5Ｊ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03L 7/12 A 9182-5J
Claims (1)
致する周期ののこぎり波を発生するのこぎり波発生手段
と、前記のこぎり波をピーク位置でサンプリングしホー
ルドすることにより前記のこぎり波の最大電圧を得るサ
ンプルホールド手段と、前記最大電圧と基準電圧との差
電圧を得る減算手段と、前記差電圧を積分する積分手段
と、この積分手段の出力により前記のこぎり波の最大電
圧が前記基準電圧に一致すべく前記のこぎり波の傾斜を
制御する制御手段とを備えたループ制御回路であって、
前記積分手段は、前記サンプリングに同期し前記サンプ
リングの周期以下の一定の時間で積分することを特徴と
するループ制御回路。1. A sawtooth wave generating means for generating a sawtooth wave controlled by an input signal and having a period matching the period of the input signal, and a maximum voltage of the sawtooth wave by sampling and holding the sawtooth wave at a peak position. , A subtracting means for obtaining a difference voltage between the maximum voltage and the reference voltage, an integrating means for integrating the difference voltage, and the maximum voltage of the sawtooth wave to the reference voltage by the output of the integrating means. A loop control circuit comprising: a control means for controlling the slope of the sawtooth wave so as to match,
The loop control circuit, wherein the integrator is integrated with the sampling at a constant time equal to or less than the sampling cycle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125336A JPH0683193B2 (en) | 1985-06-10 | 1985-06-10 | Loop control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125336A JPH0683193B2 (en) | 1985-06-10 | 1985-06-10 | Loop control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61283231A JPS61283231A (en) | 1986-12-13 |
| JPH0683193B2 true JPH0683193B2 (en) | 1994-10-19 |
Family
ID=14907588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60125336A Expired - Lifetime JPH0683193B2 (en) | 1985-06-10 | 1985-06-10 | Loop control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683193B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878578B2 (en) | 2013-01-22 | 2014-11-04 | Fujitsu Limited | Jitter monitor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159028A (en) * | 1982-03-16 | 1983-09-21 | Nec Home Electronics Ltd | Sampling pulse generating circuit |
-
1985
- 1985-06-10 JP JP60125336A patent/JPH0683193B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878578B2 (en) | 2013-01-22 | 2014-11-04 | Fujitsu Limited | Jitter monitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61283231A (en) | 1986-12-13 |
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