JPH0683193B2 - ル−プ制御回路 - Google Patents
ル−プ制御回路Info
- Publication number
- JPH0683193B2 JPH0683193B2 JP60125336A JP12533685A JPH0683193B2 JP H0683193 B2 JPH0683193 B2 JP H0683193B2 JP 60125336 A JP60125336 A JP 60125336A JP 12533685 A JP12533685 A JP 12533685A JP H0683193 B2 JPH0683193 B2 JP H0683193B2
- Authority
- JP
- Japan
- Prior art keywords
- sawtooth wave
- voltage
- loop control
- control circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
- Radio Transmission System (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、可変するくり返し周期を持つサンプル値制御
のループ制御回路に関するものである。
のループ制御回路に関するものである。
従来の技術 従来のループ制御回路では、第３図に示すように、一定
時間毎に開閉するサンプラ−２とサンプルホールド３か
らの電圧を減算器４により基準電圧５から減算して誤差
電圧を得、前記誤差電圧を積分器６に入力し、制御対象
７への出力を得ているものが多かった。
時間毎に開閉するサンプラ−２とサンプルホールド３か
らの電圧を減算器４により基準電圧５から減算して誤差
電圧を得、前記誤差電圧を積分器６に入力し、制御対象
７への出力を得ているものが多かった。
発明が解決しようとする問題点 しかし、従来の構成では入力である信号源１の周波数即
ち、サンプル周期Ｔが２倍以上変化するような目的で
は、制御対象へのゲインＧが変化してしまい、安定な制
御が困難であった。すなわち従来の回路では、サンプル
周期Ｔが変化する目的下で使用する事は困難であった。
ち、サンプル周期Ｔが２倍以上変化するような目的で
は、制御対象へのゲインＧが変化してしまい、安定な制
御が困難であった。すなわち従来の回路では、サンプル
周期Ｔが変化する目的下で使用する事は困難であった。
本発明はかかる点に鑑みてなされたもので、簡易な構成
で、サンプル周期Ｔが大きく変化するような制御対象に
対しても安定に動作するループ制御回路を提供すること
を目的としている。
で、サンプル周期Ｔが大きく変化するような制御対象に
対しても安定に動作するループ制御回路を提供すること
を目的としている。
問題点を解決するための手段 本発明は上記問題点を解決するために、減算器からの誤
差出力を更に、サンプリングタイミングに同期しサンプ
ル周期以下の一定の時間で積分する構成を備えたもので
ある。
差出力を更に、サンプリングタイミングに同期しサンプ
ル周期以下の一定の時間で積分する構成を備えたもので
ある。
作用 本発明は上記した構成により、減算器からの出力を入力
サンプル周期Ｔ以下の時間ｔによりゲ−トする事によ
り、サンプル周期Ｔが変化しても一定のループゲインを
得ることができ、したがって安定なループ制御動作を実
現できるものである。
サンプル周期Ｔ以下の時間ｔによりゲ−トする事によ
り、サンプル周期Ｔが変化しても一定のループゲインを
得ることができ、したがって安定なループ制御動作を実
現できるものである。
実施例 第１図は本発明のループ制御回路の一実施例を示すもの
であり、業務用VTRに使用されるタイムコードリーダに
応用した例である。
であり、業務用VTRに使用されるタイムコードリーダに
応用した例である。
タイムコードとは第２図（ｂ）のようなバイフェーズ信
号であり、第２図（ｆ）のクロック間に位相の変化があ
れば“1"なければ“0"の値を持ち、第２図（ａ）なるデ
ィジタル値を持つ。１は入力信号源で第２図（ｂ）に示
す信号を出力する。９はタイミング作成回路で信号源１
の出力に接続された入力端子94の位相の変化毎にパルス
を作成し第２図（ｃ）のパルスを作る。更に入力端子95
から入力されるのこぎり波（ｄ）がその波高値の75％の
レベルを越えるところで"0"、75％のレベル以下で"1"と
なる第２図（ｅ）に示すようなパルスすなわち75パーセ
ントパルスを作る。そして、このパルスの幅は、第２図
（ｆ）に示すクロックの周期Ｔの75％に対応している。
号であり、第２図（ｆ）のクロック間に位相の変化があ
れば“1"なければ“0"の値を持ち、第２図（ａ）なるデ
ィジタル値を持つ。１は入力信号源で第２図（ｂ）に示
す信号を出力する。９はタイミング作成回路で信号源１
の出力に接続された入力端子94の位相の変化毎にパルス
を作成し第２図（ｃ）のパルスを作る。更に入力端子95
から入力されるのこぎり波（ｄ）がその波高値の75％の
レベルを越えるところで"0"、75％のレベル以下で"1"と
なる第２図（ｅ）に示すようなパルスすなわち75パーセ
ントパルスを作る。そして、このパルスの幅は、第２図
（ｆ）に示すクロックの周期Ｔの75％に対応している。
第２図（ｅ）のパルスをマスクパルスとして第２図
（ｃ）のパルスより第２図（ｆ）に示したクロックを得
る。前記クロックをもとに、各部のタイミングを作成し
出力端子91,92,93に出力する。
（ｃ）のパルスより第２図（ｆ）に示したクロックを得
る。前記クロックをもとに、各部のタイミングを作成し
出力端子91,92,93に出力する。
３はサンプルホールドであり、13のコンデンサと10の放
電器により作成される第２図（ｄ）に示した前記のこぎ
り波を出力端子92のサンプル信号でサンプルホールドし
て得られる最大電圧を減算器４に出力する。減算器４は
前記のこぎり波の最大電圧と基準電圧５との差を誤差電
圧Erとして出力端子43に出力する。12はゲートであり、
11の単安定回路からの出力が“1"の時間だけ前記誤差電
圧Erを積分器に送る。この単安定回路11は前記クロック
に同期し、サンプル周期Ｔ以下に設定された時間ｔ（Ｔ
≧ｔ）だけゲート12に対して“1"を送るものである。積
分器６は前記誤差電圧Erをゲート12がオンの間だけ積分
する。８は電圧電流変換回路であり、積分器６からの出
力電圧を電圧入力端子81に入力し電流出力端子82に定電
流ｉとして出力する。前記コンデンサ13はこの定電流ｉ
により、第２図（ｄ）のようなのこぎり波を作成する。
電器により作成される第２図（ｄ）に示した前記のこぎ
り波を出力端子92のサンプル信号でサンプルホールドし
て得られる最大電圧を減算器４に出力する。減算器４は
前記のこぎり波の最大電圧と基準電圧５との差を誤差電
圧Erとして出力端子43に出力する。12はゲートであり、
11の単安定回路からの出力が“1"の時間だけ前記誤差電
圧Erを積分器に送る。この単安定回路11は前記クロック
に同期し、サンプル周期Ｔ以下に設定された時間ｔ（Ｔ
≧ｔ）だけゲート12に対して“1"を送るものである。積
分器６は前記誤差電圧Erをゲート12がオンの間だけ積分
する。８は電圧電流変換回路であり、積分器６からの出
力電圧を電圧入力端子81に入力し電流出力端子82に定電
流ｉとして出力する。前記コンデンサ13はこの定電流ｉ
により、第２図（ｄ）のようなのこぎり波を作成する。
以上のように本実施例では、のこぎり波の最大電圧と基
準電圧５との差で、ゲート12、積分器６、および電圧電
流変換回路８を介して定電流ｉを変化させ、のこぎり波
の傾斜を変えることにより、フィードバックループが形
成され、その結果、のこぎり波の最大電圧が基準電圧５
に等しくなるように制御される。それによって、第２図
（ｅ）に示す75パーセントパルスは、タイミング作成回
路９の中で、のこぎり波（ｄ）と、基準電圧の75％の電
圧とを比較して得ることができ、その幅はクロック
（ｆ）の周期Ｔの75％となる。そして、第２図（ｂ）に
示すタイムコードは、クロック（ｆ）の直後のレベルに
対して、上記75パーセントパルスの立下りのタイミング
のレベルが反転しているかどうかで"1"か"0"かが判別で
き、タイムコードの読み取りが可能となる。
準電圧５との差で、ゲート12、積分器６、および電圧電
流変換回路８を介して定電流ｉを変化させ、のこぎり波
の傾斜を変えることにより、フィードバックループが形
成され、その結果、のこぎり波の最大電圧が基準電圧５
に等しくなるように制御される。それによって、第２図
（ｅ）に示す75パーセントパルスは、タイミング作成回
路９の中で、のこぎり波（ｄ）と、基準電圧の75％の電
圧とを比較して得ることができ、その幅はクロック
（ｆ）の周期Ｔの75％となる。そして、第２図（ｂ）に
示すタイムコードは、クロック（ｆ）の直後のレベルに
対して、上記75パーセントパルスの立下りのタイミング
のレベルが反転しているかどうかで"1"か"0"かが判別で
き、タイムコードの読み取りが可能となる。
ところで、前述のように、これが業務用VTRに使用され
た場合、VTRの再生速度は動作状態によって大きく変化
するため、タイムコードの周期も大きく変化するが、そ
の場合でも、常に75パーセントパルスの立下りタイミン
グがクロック（ｆ）の周期Ｔの75％となるためには、の
こぎり波の最大値が常に基準電圧５に一致していなけれ
ばならない。この条件を満たすために、本実施例では、
上述のようなフィードバックループを形成して制御を行
っているのである。
た場合、VTRの再生速度は動作状態によって大きく変化
するため、タイムコードの周期も大きく変化するが、そ
の場合でも、常に75パーセントパルスの立下りタイミン
グがクロック（ｆ）の周期Ｔの75％となるためには、の
こぎり波の最大値が常に基準電圧５に一致していなけれ
ばならない。この条件を満たすために、本実施例では、
上述のようなフィードバックループを形成して制御を行
っているのである。
また、タイムコードの周期が変化すると、それに従って
サンプル周期Ｔも変化するが、以上のように本実施例に
よれば、サンプル周期Ｔが変化しても、サンプリングタ
イミングに同期して単安定回路11がゲート12をオンする
ことにより積分器６の出力ゲインが変化することなく安
定な制御系が得られる。
サンプル周期Ｔも変化するが、以上のように本実施例に
よれば、サンプル周期Ｔが変化しても、サンプリングタ
イミングに同期して単安定回路11がゲート12をオンする
ことにより積分器６の出力ゲインが変化することなく安
定な制御系が得られる。
つまり、従来構成では積分器６の出力は、∫O TErdτと
なりサンプル周期Ｔが長くなれば、同じ誤差電圧Erに対
しても大きな出力となり、逆に短かくなれば、小さな出
力となる。ところが、本実施例によれば、積分器６の出
力は、∫O tErdτとなり、サンプル周期Ｔによらず、一
定の時間ｔ（Ｔ≧ｔ）によって決定される。したがって
サンプル周期Ｔが変化するような場合においても、誤差
電圧Erに対するゲインは一定に保たれ、安定なループ制
御回路を実現する事ができる。
なりサンプル周期Ｔが長くなれば、同じ誤差電圧Erに対
しても大きな出力となり、逆に短かくなれば、小さな出
力となる。ところが、本実施例によれば、積分器６の出
力は、∫O tErdτとなり、サンプル周期Ｔによらず、一
定の時間ｔ（Ｔ≧ｔ）によって決定される。したがって
サンプル周期Ｔが変化するような場合においても、誤差
電圧Erに対するゲインは一定に保たれ、安定なループ制
御回路を実現する事ができる。
発明の効果 以上述べてきたように、本発明によれば、きわめて簡易
な回路構成で、サンプル周期が大きく変化しても安定に
動作するループ制御回路を実現でき実用的にきわめて有
用である。
な回路構成で、サンプル周期が大きく変化しても安定に
動作するループ制御回路を実現でき実用的にきわめて有
用である。
第１図は本発明の一実施例におけるループ制御回路を示
すブロック図、第２図は本発明の要部波形図、第３図は
従来のループ制御回路のブロック図である。 ３……サンプルホールド、４……減算器、５……基準電
圧、６……積分器、８……電圧電流交換回路、９……タ
イミング作成回路、10……放電器、11……単安定回路、
12……ゲート、13……コンデンサ。
すブロック図、第２図は本発明の要部波形図、第３図は
従来のループ制御回路のブロック図である。 ３……サンプルホールド、４……減算器、５……基準電
圧、６……積分器、８……電圧電流交換回路、９……タ
イミング作成回路、10……放電器、11……単安定回路、
12……ゲート、13……コンデンサ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/12 Ａ 9182−5Ｊ
Claims (1)
- 【請求項１】入力信号で制御され該入力信号の周期と一
致する周期ののこぎり波を発生するのこぎり波発生手段
と、前記のこぎり波をピーク位置でサンプリングしホー
ルドすることにより前記のこぎり波の最大電圧を得るサ
ンプルホールド手段と、前記最大電圧と基準電圧との差
電圧を得る減算手段と、前記差電圧を積分する積分手段
と、この積分手段の出力により前記のこぎり波の最大電
圧が前記基準電圧に一致すべく前記のこぎり波の傾斜を
制御する制御手段とを備えたループ制御回路であって、
前記積分手段は、前記サンプリングに同期し前記サンプ
リングの周期以下の一定の時間で積分することを特徴と
するループ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125336A JPH0683193B2 (ja) | 1985-06-10 | 1985-06-10 | ル−プ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125336A JPH0683193B2 (ja) | 1985-06-10 | 1985-06-10 | ル−プ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61283231A JPS61283231A (ja) | 1986-12-13 |
| JPH0683193B2 true JPH0683193B2 (ja) | 1994-10-19 |
Family
ID=14907588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60125336A Expired - Lifetime JPH0683193B2 (ja) | 1985-06-10 | 1985-06-10 | ル−プ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683193B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878578B2 (en) | 2013-01-22 | 2014-11-04 | Fujitsu Limited | Jitter monitor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159028A (ja) * | 1982-03-16 | 1983-09-21 | Nec Home Electronics Ltd | サンプリングパルス発生回路 |
-
1985
- 1985-06-10 JP JP60125336A patent/JPH0683193B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878578B2 (en) | 2013-01-22 | 2014-11-04 | Fujitsu Limited | Jitter monitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61283231A (ja) | 1986-12-13 |
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