JPH0683780A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 メモリを共有する複数個のプロセッサを含む
マルチプロセッサシステムにおいて、同一プログラムを
実行する各プロセッサで、各プロセッサ毎の固有情報を
必要十分な量だけ利用可能にする。 【構成】 各プロセッサ１８、２０、２２、２４のバス
要求信号ＢＲ０〜ＢＲ３をバスアービタ１６で調停し、
バス使用許可信号ＢＧ０〜ＢＧ３を出力する。アドレス
変換回路２６は、アドレスバス１４からのアドレス信号
が所定の条件を満足するときに、バスアービタ１６の出
力に基づいてアドレス信号の一部を変換し、変換後アド
レスとしてメモリ２８に与える。各プロセッサ１８、２
０、２２、２４が同一のアドレスを出力したとしても、
メモリ２８にアクセスする物理アドレスは異なったもの
となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスを共有するマルチ
プロセッサシステムに関し、特に、独立したバス使用許
可信号線を用いるマルチプロセッサシステムにおいて、
同一プログラムを実行するプロセッサ毎に異なる処理を
実行させることが可能なシステムに関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいて、シ
ステムをコンパクト化するために、たとえば複数個のプ
ロセッサにＲＯＭ（読出専用メモリ）を共有させ、そこ
に実行すべきプログラムを格納させる手法がある。その
ようなシステムでは各プロセッサは同一のプログラムを
実行する。

【０００３】この場合、各プロセッサ毎に動作を異なら
せる必要が生ずる場合がある。ところが、各プロセッサ
は同一のプログラムを実行しているために、各プロセッ
サ毎に異なる動作をするハードウェアがないと各プロセ
ッサの固有の処理に移ることができない。

【０００４】各プロセッサ固有の動作を行なわせるため
の従来の一手法は、プロセッサ毎にリセットベクタ設定
スイッチを備えさせることである。各プロセッサがリセ
ット時に実行するプログラムのアドレスは決まってお
り、そのアドレスはリセットベクタと呼ばれる。このリ
セットベクタをプロセッサ外部の回路により変更可能と
したハードウェアがリセットベクタ設定スイッチであ
る。各プロセッサ毎にリセットベクタ設定スイッチによ
りリセットベクタを変えれば、各プロセッサ毎に起動時
のプログラムを変えることができる。

【０００５】従来の他の手法は、プロセッサ毎にアドレ
スデコーダを持たせる方法である。この場合、共有され
るプログラムは、或る特定のアドレスからプロセッサ固
有情報を得るようにプログラミングされる。各プロセッ
サ毎に用意されたアドレスデコーダは、そのプロセッサ
が出力するアドレスから、実際にアクセスするメモリを
選択する。そのために、各プロセッサ毎にアドレスデコ
ーダを持たせれば、各プロセッサが同一のアドレスを出
力した場合でも、実際にアクセスするメモリを変えるこ
とができる。したがってプログラムを上述のように作成
しておけば、各プロセッサは或る特定のアドレスから、
互いに異なるメモリへのアクセスを行ない、互いに異な
るプロセッサ固有情報を得ることができる。

【０００６】ところが、これらの方式では、各プロセッ
サ単位でリセットベクタ設定スイッチを備えたり、アド
レスデコーダを備えたりする必要がある。そのために各
プロセッサ毎にハードウェアが増加してしまうという短
所があった。

【０００７】この短所を解決するための提案が、特開昭
６０−３３６５６号公報に開示されている。この提案は
「マルチプロセッサシステムのプロセッサ認識方式」と
いう名称である。

【０００８】図４を参照して、特開昭６０−３３６５６
号公報に開示されたマルチプロセッサシステムは、各プ
ロセッサ毎に独立に割り当てられる複数本のバス要求信
号線７０と、バス要求信号が入力されるバスアービタ６
２と、バスアービタ６２から各プロセッサに対してバス
使用許可信号が与えられるバス使用許可信号線７２と、
バスアービタ６２の出力と、バスの使用が許可されたプ
ロセッサから入力されるアドレス信号とから、そのプロ
セッサに対してそのプロセッサを特定するためのプロセ
ッサ固有情報をデータバス上に出力するためのプロセッ
サ認識用回路６０とを含む。バスアービタ６２は、バス
要求信号線７０を介して各プロセッサから入力されるバ
ス要求信号ＢＲ０ないしＢＲｉを調停し、１つのプロセ
ッサについてはバス使用を許可する信号を、他のプロセ
ッサにはバス使用を禁止する信号を、それぞれバス使用
許可信号ＢＧ０ないしＢＧｉとして出力するためのもの
である。

【０００９】プロセッサ認識用回路６０は、アドレスデ
コーダ６８と、バス使用許可信号ＢＧ０〜ＢＧｉをエン
コードするためのエンコーダ６４と、エンコーダ６４の
出力をラッチし、アドレスデコーダ６８の制御によって
データバス上に送出するためのラッチ回路６６とを含
む。

【００１０】バスアービタ６２は、バス要求信号ＢＲ０
ないしＢＲｉを調停し、１つのプロセッサにはバスの使
用権を認める（アサート）信号を、他のプロセッサには
バスの使用を禁止する信号を、それぞれバス使用許可信
号ＢＧ０ないしＢＧｉとして出力する。このバス使用許
可信号ＢＧ０ないしＢＧｉはエンコーダ６４にも入力さ
れる。

【００１１】エンコーダ６４は、入力されるバス使用許
可信号ＢＧ０ないしＢＧｉをエンコードし、出力をラッ
チ回路６６に与える。ラッチ回路６６は、バス使用許可
信号ＢＧ０ないしＢＧｉのいずれかがアサートされるタ
イミングでエンコーダ６４の出力をラッチする。アドレ
スデコーダ６８は、入力されるアドレス信号が特定アド
レスを示すことに応答して、ラッチ回路６６の出力をイ
ネーブルにする。これにより、ラッチ回路６６にラッチ
されていたエンコーダ６４の出力がデータバス上に出力
される。

【００１２】上述のようなプロセッサ認識用回路６０を
有するマルチプロセッサシステムにおいて、各プロセッ
サが自己を認識するための情報を得る場合には次のよう
な動作を行なう。たとえば、バス要求信号ＢＲ０および
バス使用許可信号ＢＧ０に対応するプロセッサの動作に
ついて考える。まずこのプロセッサはバス要求信号ＢＲ
０をバスアービタ６２に与える。次にバスアービタ６２
からのバス使用許可信号ＢＧ０によってバスの使用権が
確保されたことを確認し、アドレスバス上に予め定めら
れた特定のアドレス信号を出力する。

【００１３】エンコーダ６４は、バス使用許可信号ＢＧ
０がアサートとなったことに応答し、バス使用許可信号
をエンコードしてラッチ回路６６に与える。エンコーダ
６４の出力は、バス使用許可信号ＢＧ０ないしＢＧｉの
いずれがバスの使用を認めるものかによって異なってく
る。ラッチ回路６６はエンコーダ６４の出力をラッチす
る。アドレスデコーダ６８は、入力されるアドレス信号
が特定のアドレスであることに応答してラッチ回路６６
の出力をイネーブルにする。データバス上に送出された
データはバス使用許可信号ＢＧ０ないしＢＧｉのいずれ
がバスの使用を許可する値であるかによって異なってく
るために、データバス上に送出されるデータは各プロセ
ッサ毎に異なる値となる。したがって各プロセッサが特
定のアドレスにアクセスすることにより自己がいずれの
プロセッサであるかを認識することができる。この認識
結果によって、プログラム中で異なる動作を行なうよう
に制御を分岐させれば、各プロセッサ毎に異なる処理
を、同一のプログラムで実行することができる。

【００１４】

【発明が解決しようとする課題】上述の特開昭６０−３
３６５６号公報に示されているマルチプロセッサシステ
ムでは、各プロセッサ毎に得られる情報は、バス使用許
可信号をエンコードして得られる値のみである。バス使
用許可信号は各プロセッサに１つずつ割り当てられたも
のであり、その信号をエンコードして得られる値の種類
は、せいぜいプロセッサを識別するに足る程度のもので
あって、プロセッサに与えられる情報量としては不十分
である。それ以上の情報を得ようとする場合には、各プ
ロセッサが自己を認識した後に、さらにプロセッサ固有
情報を確保するための手続を、認識結果によって別個に
行なう手続が必要となる。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、同一のプログラムを実行する複
数のプロセッサを含むマルチプロセッサシステムにおい
て、共通のハードウェアを用いて、各プロセッサが同一
プログラムを実行しながら必要十分なプロセッサ固有情
報を利用することを可能にできるマルチプロセッサシス
テムを提供することを目的とする。

【００１６】

【課題を解決するための手段】請求項１に記載のマルチ
プロセッサシステムは、複数個のプロセッサと、これら
プロセッサが共通にアクセスする被アクセス装置とが接
続されるデータバスおよびアドレスバスと、プロセッサ
の各々にそれぞれ１本ずつ割り当てられる複数本のバス
使用要求信号線および複数本のバス使用許可信号線と、
プロセッサの各々が、被アクセス装置へのアクセスに先
立って対応するバス使用要求信号線上に出力するバス使
用要求信号を調停して、プロセッサの各々に、データバ
スの使用の許否を示すバス使用許可信号をバス使用許可
信号線を介して出力するための調停手段と、アドレスバ
スと被アクセス装置との間に設けられ、調停手段の出力
と、アドレスバス上のアドレス信号とに基づいて、アド
レス信号の一部を変換して被アクセス装置に与えるため
のアドレス変換手段とを含む。

【００１７】

【作用】この発明におけるマルチプロセッサシステムで
は、各プロセッサが同一のプログラム上で同一アドレス
空間をアクセスする場合に、どのプロセッサがバスを使
用しているかを示す調停手段の出力に従って、アドレス
信号の一部が変換して被アクセス装置に与えられる。そ
のため、各プロセッサは実際には各プロセッサ毎に異な
る物理アドレスへアクセスする。

【００１８】

【実施例】図１は、本発明の一実施例のマルチプロセッ
サシステム１０のブロック図である。図１を参照して、
このマルチプロセッサシステム１０は、データバス１２
およびアドレスバス１４と、それぞれデータバス１２お
よびアドレスバス１４に接続された４つのプロセッサ１
８、２０、２２、２４と、プロセッサ１８、２０、２
２、２４からバス要求信号ＢＲ０ないしＢＲ３を受け、
バス使用許可信号ＢＧ０ないしＢＧ３をプロセッサ１
８、２０、２２、２４に与えるためのバスアービタ１６
と、バスアービタ１６の出力とアドレスバス１４から与
えられるアドレス信号とに基づいて、アドレス信号の一
部を変換して出力するためのアドレス変換回路２６と、
アドレス変換回路２６を介してアドレスバス１４に接続
されるとともに、データバス１２にも接続されているメ
モリ２８とを含む。

【００１９】アドレス変換回路２６には、図示されない
制御回路からアドレスストローブ信号ＡＳが与えられ
る。またアドレス変換回路２６は、入力されるアドレス
信号をデコードしてメモリ２８に対してチップセレクト
信号ＣＳを与える。

【００２０】図２を参照して、アドレス変換回路２６
は、バスアービタ１６の出力に接続されたエンコーダ４
０と、アドレス信号Ａ０ないしＡ１９およびアドレスス
トローブ信号ＡＳを受けて、アドレス信号Ａ０〜Ａ１９
が、後述するような所定の条件を満足する場合にチップ
セレクト信号ＣＳを出力するためのアドレスデコーダ４
２と、アドレス信号Ａ０〜Ａ３１の一部のアドレス信号
Ａ２０、Ａ２１と、エンコーダ４０の出力Ｂ２０、Ｂ２
１とを受け、アドレスデコーダ４２からのチップセレク
ト信号ＣＳの値に従って、アドレス信号Ａ２０、Ａ２１
またはエンコーダ４０の出力Ｂ２０、Ｂ２１のいずれか
一方をアドレス信号ＡＯ２０、ＡＯ２１として出力する
ためのマルチプレクサ４４とを含む。マルチプレクサ４
４の出力は、入力されるアドレス信号のＡ２０、Ａ２１
と置換され、変換後のアドレスの一部となる。アドレス
信号の他の部分Ａ０〜Ａ１９、Ａ２２〜Ａ３１は何ら変
更を受けず、そのまま変換後アドレス信号ＡＯ０〜ＡＯ
１９およびＡＯ２２〜ＡＯ３１として出力される。

【００２１】エンコーダ４０において行なわれるエンコ
ードの内容は次のように設定されている。

【００２２】

【表１】

【００２３】また、図１に示されるメモリ２８のアドレ
スマップは図３に示されるようになっている。すなわち
アドレス０〜４００（Ｈ）にはプロセッサ０（１８）の
メモリ空間が、アドレス４００（Ｈ）〜８００（Ｈ）に
はプロセッサ１（２０）のメモリ空間が、アドレス８０
０（Ｈ）〜Ｃ００（Ｈ）にはプロセッサ２（２２）のメ
モリ空間が、アドレスＣ００（Ｈ）〜１０００（Ｈ）に
はプロセッサ３（２４）のメモリ空間が、それぞれ予め
準備されている。アドレス１０００（Ｈ）以上はプロセ
ッサ１８、２０、２２、２４の共有空間である。各プロ
セッサ毎に準備されたメモリ空間には、各プロセッサ毎
に固有の情報が予め格納されている。

【００２４】図１〜図３に示されるマルチプロセッサシ
ステムは次のように動作する。プロセッサ１８、２０、
２２、２４は、各プロセッサに固有の情報を得ようとす
る場合、まずバス要求信号ＢＲ０、ＢＲ１、ＢＲ２、Ｂ
Ｒ３をそれぞれ出力し、バスアービタ１６に与える。バ
スアービタ１６は、これらのバス要求を調停し、バス使
用を許可するプロセッサに対応するバス使用許可信号を
アサートとする。すなわちバスアービタ１６は、バス使
用許可信号ＢＧ０〜ＢＧ３のいずれか１つをアサートと
する。以下の説明では、たとえばプロセッサ０（１８）
に対するバス使用が許可されたものとする。

【００２５】バスの使用権を得たプロセッサ１８は、ア
ドレスバス１４上にアドレス信号を出力する。この場
合、プロセッサ０に固有の情報を得るためのアドレスＡ
０〜Ａ３１としては、Ａ０〜Ａ１９にすべて“０”が設
定されているものとする。アドレス信号Ａ２２〜Ａ３１
には、アクセスするアドレスの１６進表示で４００の大
きさのアドレス空間に対応するアドレス信号がセットさ
れている。このアドレス空間は、図３に示されるプロセ
ッサ０のためのメモリ空間の大きさに対応するものであ
る。

【００２６】図２を参照して、バス使用許可信号ＢＧ０
〜ＢＧ３はエンコーダ４０にも与えられる。エンコーダ
４０は、入力されるバス使用許可信号ＢＧ０〜ＢＧ３を
エンコードし、２ビットの信号Ｂ２０、Ｂ２１をマルチ
プレクサ４４に与える。現在の説明ではバス使用許可信
号ＢＧ０がアサートとされているために、Ｂ２０、Ｂ２
１の値は表１からそれぞれ０、０となる。

【００２７】一方アドレスデコーダ４２には、アドレス
信号Ａ０〜Ａ３１のうちの上位２０ビットＡ０〜Ａ１９
が与えられる。アドレスデコーダ４２は、このアドレス
信号Ａ０〜Ａ１９がすべて０の場合にはチップセレクト
信号ＣＳをアサートとし、それ以外の場合にはネゲート
するように設定されている。マルチプレクサ４４は、チ
ップセレクト信号ＣＳがアサートされた場合にはエンコ
ーダ４０の出力を、それ以外の場合にはアドレス信号Ａ
２０、Ａ２１をそれぞれ選択して出力する。これによ
り、アドレス信号の上位２０ビット（Ａ０〜Ａ１９）が
すべて０の場合には、バス使用許可信号のエンコード結
果Ｂ２０，Ｂ２１が変換後アドレスＡＯ０〜ＡＯ３１の
第２１、２２ビット（ＡＯ２０、ＡＯ２１）となる。

【００２８】以上のようにアドレス信号をバス使用許可
信号のエンコード結果を用いて一部変換することによ
り、各プロセッサが同一アドレスを出力した場合であっ
ても、変換後アドレスは互いに異なったものとなり、プ
ロセッサ毎にアクセスされる実アドレスは異なってく
る。エンコーダ４０が表１に示されるように設定されて
おり、上述のように各プロセッサ固有の情報を得る場合
にはアドレス信号Ａ０〜Ａ１９にはすべて０を設定し、
アドレス信号Ａ２２〜Ａ３１には０（Ｈ）〜３ＦＦ
（Ｈ）の任意の値を設定できる。この場合、変換後アド
レス信号ＡＯ０〜ＡＯ３１によりプロセッサ０（１
８）、プロセッサ１（２０）、プロセッサ２（２２）、
およびプロセッサ３（２４）にはそれぞれ、０（Ｈ）〜
３ＦＦ（Ｈ）、４００（Ｈ）〜７ＦＦ（Ｈ）、８００
（Ｈ）〜ＢＦＦ（Ｈ）、およびＣ００（Ｈ）〜ＦＦＦ
（Ｈ）が割り当てられ、ちょうど図３の各プロセッサ毎
のメモリ空間をアクセスすることができる。

【００２９】このようにバス使用許可信号をエンコード
し、そのエンコード結果でアドレス信号の一部を置換す
ることにより、各プロセッサ毎に固有のメモリ空間を割
り当てることができる。上述のようにアドレスデコーダ
４２としてアドレスの上位２０ビットがすべて０の場合
のみこのような置換を行なうようにすれば、必要なとき
のみ各プロセッサ毎のメモリ空間をアクセスすることが
できる。一定の大きさを有するメモリ空間が各プロセッ
サ毎に割り当てられ、しかもそのメモリ空間内の任意の
アドレスをアクセスすることができるために、従来のプ
ロセッサ認識用回路を用いる場合と比較して、必要十分
な大きさの情報量をメモリから各プロセッサ毎に一度に
読出すことができる。また、アドレス信号のうち置換す
るビット位置を変化させることにより、各プロセッサ毎
に割り当てられるメモリ空間の大きさも変化させること
ができる。

【００３０】以上、本発明を一実施例を参照しながら説
明した。しかし本発明は上述の実施例には限定されな
い。たとえば、上述の実施例ではマルチプロセッサシス
テムに接続されるプロセッサの数は４個であったが、プ
ロセッサの数としては４個に限定されない。また、アド
レス信号のうち置換されるビット数は２ビットであった
が、このビット数も２ビットには限定されない。接続さ
れるプロセッサの数が多くなれば、置換のためのビット
数も多くなる。また、エンコーダ４０の設定は、アサー
トされたバス使用許可信号によってその出力がすべて異
なるようになっていたが、エンコーダ４０の設定はその
ようなものには限定されない。たとえば、特定の２つの
バス使用許可信号のいずれかがアサートされた場合に、
同一の出力を行なうようなものであってもよい。この場
合には、アサートされたバス使用許可信号を受けるプロ
セッサで行なわれる処理が同一のものであることが前提
となる。

【００３１】

【発明の効果】以上のように請求項１に記載の発明によ
れば、各プロセッサがプログラム上で同一アドレス空間
をアクセスしようとする場合であっても、どのプロセッ
サにバス使用権が与えられているかによってそのアドレ
スが変換されるために、実際に各プロセッサがアクセス
する被アクセス装置の物理アドレスは互いに異なったも
のとなる。したがって、各プロセッサが同一プログラム
を実行していたとしても、それぞれ別個のプロセッサ固
有情報を得ることができる。各プロセッサに割り当てら
れるアドレス空間の大きさは必要に応じて変更できるた
めに、各プロセッサ毎に必要十分なプロセッサ固有情報
を得ることができる。また各プロセッサには、このよう
なアクセスを行なうための特別なハードウェアを設ける
必要はない。

【００３２】その結果、各プロセッサとは別の共通のハ
ードウェアを用いて、各プロセッサが同一プログラムを
実行しながら必要十分な量のプロセッサ固有情報を利用
することができるマルチプロセッサシステムを提供でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例のマルチプロセッサシステム
のブロック図である。

【図２】アドレス変換回路のブロック図である。

【図３】本発明の一実施例のメモリのアドレスマップを
示す模式図である。

【図４】従来のプロセッサ認識用回路のブロック図であ
る。

【符号の説明】

１０ マルチプロセッサシステム １２ データバス １４ アドレスバス １６ バスアービタ １８、２０、２２、２４ プロセッサ ２６ アドレス変換回路 ２８ メモリ ４０ エンコーダ ４２ アドレスデコーダ ４４ マルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数個のプロセッサと、前記複数個のプ
   ロセッサが共通にアクセスする被アクセス装置とが接続
   されるデータバスおよびアドレスバスと、 前記複数個のプロセッサの各々にそれぞれ１本ずつ割り
   当てられる複数本のバス使用要求信号線および複数本の
   バス使用許可信号線と、 前記複数個のプロセッサの各々が、前記被アクセス装置
   へのアクセスに先立って、対応する前記バス使用要求信
   号線上に出力するバス使用要求信号を調停して、前記複
   数個のプロセッサの各々に、前記データバスの使用の許
   否を示すバス使用許可信号を前記バス使用許可信号線を
   介して出力するための調停手段と、 前記アドレスバスと前記被アクセス装置との間に設けら
   れ、前記調停手段の出力と、前記アドレスバス上のアド
   レス信号とに基づいて、前記アドレス信号の一部を変換
   して前記被アクセス装置に与えるためのアドレス変換手
   段とを含む、マルチプロセッサシステム。