JPH0683869A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0683869A JPH0683869A JP4235756A JP23575692A JPH0683869A JP H0683869 A JPH0683869 A JP H0683869A JP 4235756 A JP4235756 A JP 4235756A JP 23575692 A JP23575692 A JP 23575692A JP H0683869 A JPH0683869 A JP H0683869A
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Abstract
(57)【要約】
【目的】 検索対象データが格納されているが否かを検
証する検索データ検証を高速に行うことができる半導体
記憶装置を得る。 【構成】 比較部５は、メモリセルアレイ１からワード
線ＷＬ単位の出力データＤ１１と、検索データレジスタ
６の検索対象データＳＤとを受け、比較部５内の各比較
器５１は共通の検索対象データＳＤと出力データＤ１１
それぞれとを比較し、その比較結果（一致／不一致）を
次段の検索検証結果レジスタ７に出力する。検索検証結
果レジスタ７内の各１ビットラッチ７１は、比較器５１
の比較結果に基づき、比較結果が一致の場合は“１”
を、不一致の場合は“０”をラッチする。 【効果】 ワード線単位で行える分、検索データ検証動
作を高速に行うことができる。
証する検索データ検証を高速に行うことができる半導体
記憶装置を得る。 【構成】 比較部５は、メモリセルアレイ１からワード
線ＷＬ単位の出力データＤ１１と、検索データレジスタ
６の検索対象データＳＤとを受け、比較部５内の各比較
器５１は共通の検索対象データＳＤと出力データＤ１１
それぞれとを比較し、その比較結果（一致／不一致）を
次段の検索検証結果レジスタ７に出力する。検索検証結
果レジスタ７内の各１ビットラッチ７１は、比較器５１
の比較結果に基づき、比較結果が一致の場合は“１”
を、不一致の場合は“０”をラッチする。 【効果】 ワード線単位で行える分、検索データ検証動
作を高速に行うことができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にデータ検索に利用される半導体記憶装置に関す
る。
し、特にデータ検索に利用される半導体記憶装置に関す
る。
【０００２】
【従来の技術】図２は従来のＤＲＡＭ等の半導体記憶装
置の構成を示すブロック図である。同図に示すように、
メモリセルアレイ１内に８ビットのメモリセルからなる
メモリセル群１１がマトリクス状（２５６×２５６）に
構成される。
置の構成を示すブロック図である。同図に示すように、
メモリセルアレイ１内に８ビットのメモリセルからなる
メモリセル群１１がマトリクス状（２５６×２５６）に
構成される。
【０００３】同一行（図中、横方向）に位置するメモリ
セル群１１は同一のワード線ＷＬに接続される。ワード
線コントローラ２はすべてのワード線ＷＬを接続し、ワ
ード線ＷＬを選択的に活性状態にする。
セル群１１は同一のワード線ＷＬに接続される。ワード
線コントローラ２はすべてのワード線ＷＬを接続し、ワ
ード線ＷＬを選択的に活性状態にする。
【０００４】また、データセレクタ３は、同一列（図
中、縦方向）に位置する各列メモリセル群１２のうち、
活性状態のワード線ＷＬに接続されたメモリセル群１１
の８ビットの格納データを、２５６個の８ビットの出力
データＤ１１として受け、カラムアドレスコントローラ
４の指示に従い、２５６個の出力データＤ１１のうち、
１つの出力データＤ１１を８ビットの選択データＤ３と
して外部に出力する。
中、縦方向）に位置する各列メモリセル群１２のうち、
活性状態のワード線ＷＬに接続されたメモリセル群１１
の８ビットの格納データを、２５６個の８ビットの出力
データＤ１１として受け、カラムアドレスコントローラ
４の指示に従い、２５６個の出力データＤ１１のうち、
１つの出力データＤ１１を８ビットの選択データＤ３と
して外部に出力する。
【０００５】このような構成において、通常の読み出し
動作は、以下のように行われる。まず、マイクロプロセ
ッサより、読み出しアドレスの行アドレスをワード線コ
ントローラ２に、列アドレスをカラムアドレスコントロ
ーラ４に出力する。
動作は、以下のように行われる。まず、マイクロプロセ
ッサより、読み出しアドレスの行アドレスをワード線コ
ントローラ２に、列アドレスをカラムアドレスコントロ
ーラ４に出力する。
【０００６】すると、ワード線コントローラ２は、行ア
ドレスに基づき１本のワード線ＷＬを活性状態にし、活
性状態のワード線ＷＬに接続された２５６個のメモリセ
ル群１１のデータが、出力データＤ１１としてデータセ
レクタ３に付与される。
ドレスに基づき１本のワード線ＷＬを活性状態にし、活
性状態のワード線ＷＬに接続された２５６個のメモリセ
ル群１１のデータが、出力データＤ１１としてデータセ
レクタ３に付与される。
【０００７】そして、カラムアドレスコントローラ４は
列アドレスに基づき、２５６個の出力データＤ１１のう
ち、１つの出力データＤ１１を選択して、読み出しデー
タＤ３として出力する。
列アドレスに基づき、２５６個の出力データＤ１１のう
ち、１つの出力データＤ１１を選択して、読み出しデー
タＤ３として出力する。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、この半導体記憶装置に
対し、検索対象データが格納されているか否かを検証す
る検索データ検証を行うには、読み出しアドレスを順次
変化させながら、１つのメモリセル群１１の格納データ
の通常読み出し動作を順次行い、読み出しデータと検索
対象データとを順次比較することにより行う必要があっ
た。
は以上のように構成されており、この半導体記憶装置に
対し、検索対象データが格納されているか否かを検証す
る検索データ検証を行うには、読み出しアドレスを順次
変化させながら、１つのメモリセル群１１の格納データ
の通常読み出し動作を順次行い、読み出しデータと検索
対象データとを順次比較することにより行う必要があっ
た。
【０００９】全メモリセル群１１の格納データを読み出
すには、図２の従来構成の場合、６５５３６（＝２５６
×２５６）回の通常読み出し動作を行う必要があるた
め、検索データ検証を行うには、最悪６５５３６回の通
常読み出し動作を行う必要があった。
すには、図２の従来構成の場合、６５５３６（＝２５６
×２５６）回の通常読み出し動作を行う必要があるた
め、検索データ検証を行うには、最悪６５５３６回の通
常読み出し動作を行う必要があった。
【００１０】つまり、半導体記憶装置の全記憶容量（ビ
ット単位）をＭＡ（図２の例では５２４２８８ビッ
ト）、半導体記憶装置の読み出しデータビット数をＲＢ
（図２の例では８ビット）とすると、検索データ検証を
行うには、最悪ＭＡ／ＲＢ回の読み出し動作を行う必要
があった。
ット単位）をＭＡ（図２の例では５２４２８８ビッ
ト）、半導体記憶装置の読み出しデータビット数をＲＢ
（図２の例では８ビット）とすると、検索データ検証を
行うには、最悪ＭＡ／ＲＢ回の読み出し動作を行う必要
があった。
【００１１】したがって、半導体記憶装置の記憶容量の
増加に伴い、半導体記憶装置に対する検索データ検証に
かなりの時間を要するため、マイクロプロセッサが検索
データ検証を行うと、これに要するマイクロプロセッサ
のバスサイクル数が多くなり、マイクロプロセッサの利
用効率を低下させてしまうという問題点があった。
増加に伴い、半導体記憶装置に対する検索データ検証に
かなりの時間を要するため、マイクロプロセッサが検索
データ検証を行うと、これに要するマイクロプロセッサ
のバスサイクル数が多くなり、マイクロプロセッサの利
用効率を低下させてしまうという問題点があった。
【００１２】この発明は上記問題点を解決するためにな
されたもので、検索対象データが格納されているが否か
を検証する検索データ検証を高速に行うことができる半
導体記憶装置を得ることを目的とする。
されたもので、検索対象データが格納されているが否か
を検証する検索データ検証を高速に行うことができる半
導体記憶装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、Ｋビット（Ｋ≧１）を１単位として、Ｍ
（Ｍ≧１）行×Ｎ（Ｎ≧２）列のマトリクス状に配置さ
れ、Ｍ本のワード線に行単位に接続された複数のメモリ
セル群からなり、活性状態のワード線に接続されたＮ個
の前記メモリセル群それぞれのＫビットの格納データ
を、Ｎ個のメモリセルアレイ出力データとして出力可能
なメモリセルアレイと、前記Ｍ本のワード線を選択的に
活性状態にするワード線選択手段と、Ｋビットの検索対
象データを付与する検索対象データ付与手段と、前記Ｎ
個のメモリセルアレイ出力データそれぞれと前記検索対
象データとを比較し、少なくとも１つが一致するか否か
を一括して検証する検索データ検証手段とを備えて構成
される。
記憶装置は、Ｋビット（Ｋ≧１）を１単位として、Ｍ
（Ｍ≧１）行×Ｎ（Ｎ≧２）列のマトリクス状に配置さ
れ、Ｍ本のワード線に行単位に接続された複数のメモリ
セル群からなり、活性状態のワード線に接続されたＮ個
の前記メモリセル群それぞれのＫビットの格納データ
を、Ｎ個のメモリセルアレイ出力データとして出力可能
なメモリセルアレイと、前記Ｍ本のワード線を選択的に
活性状態にするワード線選択手段と、Ｋビットの検索対
象データを付与する検索対象データ付与手段と、前記Ｎ
個のメモリセルアレイ出力データそれぞれと前記検索対
象データとを比較し、少なくとも１つが一致するか否か
を一括して検証する検索データ検証手段とを備えて構成
される。
【００１４】
【作用】この発明においては、メモリセルアレイは、活
性状態のワード線に接続されたＮ個の前記メモリセル群
それぞれのＫビットの格納データを、Ｎ個のメモリセル
アレイ出力データとして出力可能であり、検索データ検
証手段は、これらのＮ個のメモリセルアレイ出力データ
それぞれと検索対象データとを比較し、少なくとも１つ
が一致するか否かを一括して検証するため、該検証がＮ
個のメモリセルアレイ出力データ単位で行われることに
なる。
性状態のワード線に接続されたＮ個の前記メモリセル群
それぞれのＫビットの格納データを、Ｎ個のメモリセル
アレイ出力データとして出力可能であり、検索データ検
証手段は、これらのＮ個のメモリセルアレイ出力データ
それぞれと検索対象データとを比較し、少なくとも１つ
が一致するか否かを一括して検証するため、該検証がＮ
個のメモリセルアレイ出力データ単位で行われることに
なる。
【００１５】
【実施例】図１はこの発明の一実施例であるＤＲＡＭ等
の半導体記憶装置の構成を示すブロック図である。同図
に示すように、本実施例の半導体記憶装置は、新たに比
較部５、検索データレジスタ６、検索検証結果レジスタ
７、制御回路８が設けられた。なお、構成部１〜４は、
新たに設けられた構成部５〜８と関連する部分以外は、
図２で示した従来例と同様である。
の半導体記憶装置の構成を示すブロック図である。同図
に示すように、本実施例の半導体記憶装置は、新たに比
較部５、検索データレジスタ６、検索検証結果レジスタ
７、制御回路８が設けられた。なお、構成部１〜４は、
新たに設けられた構成部５〜８と関連する部分以外は、
図２で示した従来例と同様である。
【００１６】比較部５は、データセレクタ３と同様、列
メモリセル群１２のうち、活性状態のワード線ＷＬに接
続されたメモリセル群１１の８ビットの格納データを、
２５６個の８ビットの出力データＤ１１として受ける。
このため、比較部５内には、各列の出力データＤ１１に
対応して２５６個の比較器５１が設けられ、各列の出力
データＤ１１を格納可能にしている。
メモリセル群１２のうち、活性状態のワード線ＷＬに接
続されたメモリセル群１１の８ビットの格納データを、
２５６個の８ビットの出力データＤ１１として受ける。
このため、比較部５内には、各列の出力データＤ１１に
対応して２５６個の比較器５１が設けられ、各列の出力
データＤ１１を格納可能にしている。
【００１７】検索データレジスタ６は、所定のアドレス
に割り付けられ、マイクロプロセッサが検索データレジ
スタ６にアクセスすることにより、検索対象データＳＤ
を検索データレジスタ６に格納させることができる。
に割り付けられ、マイクロプロセッサが検索データレジ
スタ６にアクセスすることにより、検索対象データＳＤ
を検索データレジスタ６に格納させることができる。
【００１８】検索データレジスタ６は、検索対象データ
ＳＤを格納すると、これをトリガとして、ワード線コン
トローラ２にワード線ＷＬ順次選択開始信号を出力す
る。ワード線コントローラ２はワード線ＷＬ順次選択開
始信号を受けると、所定順序ですべてのワード線ＷＬを
順次活性状態にしていくワード線ＷＬ順次選択動作を実
行する。このワード線ＷＬ順次選択動作は、ＤＲＡＭの
リフレッシュ時に行われる既存の技術でワード線コント
ローラ２には従来から具備されている機能である。同時
に、検索データレジスタ６に格納された検索対象データ
ＳＤは比較部５に出力される。
ＳＤを格納すると、これをトリガとして、ワード線コン
トローラ２にワード線ＷＬ順次選択開始信号を出力す
る。ワード線コントローラ２はワード線ＷＬ順次選択開
始信号を受けると、所定順序ですべてのワード線ＷＬを
順次活性状態にしていくワード線ＷＬ順次選択動作を実
行する。このワード線ＷＬ順次選択動作は、ＤＲＡＭの
リフレッシュ時に行われる既存の技術でワード線コント
ローラ２には従来から具備されている機能である。同時
に、検索データレジスタ６に格納された検索対象データ
ＳＤは比較部５に出力される。
【００１９】比較部５は、検索データレジスタ６の検索
対象データＳＤを受け、検索対象データＳＤをすべての
比較器５１に共通に付与する。各比較器５１は共通の検
索対象データＳＤと各列の出力データＤ１１とを比較
し、その比較結果（一致／不一致）を次段の検索検証結
果レジスタ７に出力する。
対象データＳＤを受け、検索対象データＳＤをすべての
比較器５１に共通に付与する。各比較器５１は共通の検
索対象データＳＤと各列の出力データＤ１１とを比較
し、その比較結果（一致／不一致）を次段の検索検証結
果レジスタ７に出力する。
【００２０】検索検証結果レジスタ７は、比較器５１に
対応してそれぞれ設けられる２５６個の１ビットラッチ
７１から構成され、各１ビットラッチ７１は、比較器５
１の比較結果に基づき、比較結果が一致の場合は“１”
を、不一致の場合は“０”をラッチする。
対応してそれぞれ設けられる２５６個の１ビットラッチ
７１から構成され、各１ビットラッチ７１は、比較器５
１の比較結果に基づき、比較結果が一致の場合は“１”
を、不一致の場合は“０”をラッチする。
【００２１】また、検索検証結果レジスタ７は、所定の
アドレスに割り付けられ、マイクロプロセッサが検索検
証結果レジスタ７にアクセスすることにより、例えば８
ビット単位で、検索検証結果レジスタ７のラッチデータ
Ｄ７を読み出すことができる。
アドレスに割り付けられ、マイクロプロセッサが検索検
証結果レジスタ７にアクセスすることにより、例えば８
ビット単位で、検索検証結果レジスタ７のラッチデータ
Ｄ７を読み出すことができる。
【００２２】制御回路８は、検索検証結果レジスタ７内
の１ビットラッチ７１すべての論理和を演算することに
より得られる検索データ有無情報に基づき、検索対象デ
ータＳＤに一致した出力データＤ１１の存在の有無を検
証し、その検証結果に基づきワード線コントローラ２を
制御する。
の１ビットラッチ７１すべての論理和を演算することに
より得られる検索データ有無情報に基づき、検索対象デ
ータＳＤに一致した出力データＤ１１の存在の有無を検
証し、その検証結果に基づきワード線コントローラ２を
制御する。
【００２３】すなわち、検索検証結果レジスタ７内の１
ビットラッチ７１の少なくとも１つが“１”をラッチし
ている場合、ワード線コントローラ２によるワード線Ｗ
Ｌ順次選択動作の中止を指示する選択中止制御信号をワ
ード線コントローラ２に与える。一方、検索検証結果レ
ジスタ７内の１ビットラッチ７１のすべて“０”をラッ
チしている場合、ワード線コントローラ２に次のワード
線ＷＬの選択（活性状態にする）させる必要があるた
め、選択中止制御信号はワード線コントローラ２に与え
ない。
ビットラッチ７１の少なくとも１つが“１”をラッチし
ている場合、ワード線コントローラ２によるワード線Ｗ
Ｌ順次選択動作の中止を指示する選択中止制御信号をワ
ード線コントローラ２に与える。一方、検索検証結果レ
ジスタ７内の１ビットラッチ７１のすべて“０”をラッ
チしている場合、ワード線コントローラ２に次のワード
線ＷＬの選択（活性状態にする）させる必要があるた
め、選択中止制御信号はワード線コントローラ２に与え
ない。
【００２４】このような構成の半導体記憶装置の通常読
み出し動作は従来と同様にして行われるため、説明は省
略する。
み出し動作は従来と同様にして行われるため、説明は省
略する。
【００２５】以下、本実施例の半導体記憶装置に対する
検索データ検証動作について説明する。
検索データ検証動作について説明する。
【００２６】まず、マイクロプロセッサが検索データレ
ジスタ６にアクセスし、検索データレジスタ６に検索対
象データＳＤを書き込む。すると、検索データレジスタ
６は、ワード線コントローラ２にワード線ＷＬ順次選択
開始信号を出力するとともに、格納した検索対象データ
ＳＤを比較部５内の各比較器５１に共通に付与する。
ジスタ６にアクセスし、検索データレジスタ６に検索対
象データＳＤを書き込む。すると、検索データレジスタ
６は、ワード線コントローラ２にワード線ＷＬ順次選択
開始信号を出力するとともに、格納した検索対象データ
ＳＤを比較部５内の各比較器５１に共通に付与する。
【００２７】すると、ワード線コントローラ２は所定の
順序に従い、１本のワード線ＷＬを活性状態にすること
により、メモリセルアレイ１から、活性状態の選択ワー
ド線ＷＬに接続されたメモリセル群１１の格納データで
ある出力データＤ１１を比較部５内の対応の比較器５１
にそれぞれ出力させる。
順序に従い、１本のワード線ＷＬを活性状態にすること
により、メモリセルアレイ１から、活性状態の選択ワー
ド線ＷＬに接続されたメモリセル群１１の格納データで
ある出力データＤ１１を比較部５内の対応の比較器５１
にそれぞれ出力させる。
【００２８】そして、比較部５内の各比較器５１は、出
力データＤ１１と検索対象データＳＤとの比較を行い、
それぞれの比較結果の一致／不一致を検索検証結果レジ
スタ７内の対応の１ビットラッチ７１に出力する。検索
検証結果レジスタ７の各１ビットラッチ７１は、対応の
比較結果の一致／不一致に基づき、１／０を格納する。
力データＤ１１と検索対象データＳＤとの比較を行い、
それぞれの比較結果の一致／不一致を検索検証結果レジ
スタ７内の対応の１ビットラッチ７１に出力する。検索
検証結果レジスタ７の各１ビットラッチ７１は、対応の
比較結果の一致／不一致に基づき、１／０を格納する。
【００２９】その後、制御回路８は、検索検証結果レジ
スタ７内のすべての１ビットラッチ７１の論理和演算に
より得られる検索データ有無情報に基づき、検索対象デ
ータＳＤに一致する出力データＤ１１の存在の有無を検
証し、存在した場合は、ワード線ＷＬの順次選択の終了
を指示する選択中止制御信号をワード線コントローラ２
に出力し、ワード線コントローラ２を現在選択中のワー
ド線ＷＬの活性状態を維持させる。
スタ７内のすべての１ビットラッチ７１の論理和演算に
より得られる検索データ有無情報に基づき、検索対象デ
ータＳＤに一致する出力データＤ１１の存在の有無を検
証し、存在した場合は、ワード線ＷＬの順次選択の終了
を指示する選択中止制御信号をワード線コントローラ２
に出力し、ワード線コントローラ２を現在選択中のワー
ド線ＷＬの活性状態を維持させる。
【００３０】一方、検索対象データＳＤに一致する出力
データＤ１１が１つも存在しない場合は、制御回路８は
選択終了信号を出力せず、ワード線コントローラ２に次
のワード線ＷＬを選択させる。
データＤ１１が１つも存在しない場合は、制御回路８は
選択終了信号を出力せず、ワード線コントローラ２に次
のワード線ＷＬを選択させる。
【００３１】以降、制御回路８により検索対象データＳ
Ｄに一致する出力データＤ１１の存在が確認されるか、
最終のワード線ＷＬの選択を行うまで、ワード線コント
ローラ２はワード線ＷＬを順次選択していき、上述した
比較検証が行われる。
Ｄに一致する出力データＤ１１の存在が確認されるか、
最終のワード線ＷＬの選択を行うまで、ワード線コント
ローラ２はワード線ＷＬを順次選択していき、上述した
比較検証が行われる。
【００３２】比較検証において、検索対象データＳＤに
一致する出力データＤ１１の存在が確認されると、検索
検証結果レジスタ７の１ビットラッチ７１の少なくとも
１つに“１”が格納されることになる。
一致する出力データＤ１１の存在が確認されると、検索
検証結果レジスタ７の１ビットラッチ７１の少なくとも
１つに“１”が格納されることになる。
【００３３】したがって、しかる後、マイクロプロセッ
サが検索検証結果レジスタ７にアクセスし、検索検証結
果レジスタ７内のデータを読み出すことにより、一致の
検証結果を検知することができる。この際、どの１ビッ
トラッチ７１に“１”が格納されているかも検知するこ
とができるため、検索対象データＳＤを格納したメモリ
セル群１１の列アドレスをも検知することができる。ま
た、行アドレスは、ワード線コントローラ２の選択ワー
ド線ＷＬをエンコードすることにより、容易に検知する
ことができる。
サが検索検証結果レジスタ７にアクセスし、検索検証結
果レジスタ７内のデータを読み出すことにより、一致の
検証結果を検知することができる。この際、どの１ビッ
トラッチ７１に“１”が格納されているかも検知するこ
とができるため、検索対象データＳＤを格納したメモリ
セル群１１の列アドレスをも検知することができる。ま
た、行アドレスは、ワード線コントローラ２の選択ワー
ド線ＷＬをエンコードすることにより、容易に検知する
ことができる。
【００３４】一方、検索対象データＳＤに一致する出力
データＤ１１の存在が全く確認されなかった場合、検索
検証結果レジスタ７のすべての１ビットラッチ７１に
“０”が格納されることになる。したがって、しかる
後、マイクロプロセッサが検索検証結果レジスタ７にア
クセスし、検索検証結果レジスタ７内のデータを読み出
すことにより、不一致の検証結果を検知することができ
る。
データＤ１１の存在が全く確認されなかった場合、検索
検証結果レジスタ７のすべての１ビットラッチ７１に
“０”が格納されることになる。したがって、しかる
後、マイクロプロセッサが検索検証結果レジスタ７にア
クセスし、検索検証結果レジスタ７内のデータを読み出
すことにより、不一致の検証結果を検知することができ
る。
【００３５】上記検索データ検証動作は、検索対象デー
タＳＤと出力データＤ１１との比較処理をワード線ＷＬ
単位で一括して行うため、この実施例では、最悪でも２
５６回の比較部５による比較処理を行うだけですみ、従
来に比べ、検索データ検証動作が高速に行える。加え
て、マイクロプロセッサから検索データレジスタ６に検
索対象データＳＤを書き込むだけで、後の処理は本実施
例の半導体記憶装置自体が行うため、検索期間中、マイ
クロプロセッサは別の処理を行うことができる。その結
果、本実施例の半導体記憶装置を用いるマイクロプロセ
ッサの効率的な利用を図ることができる。
タＳＤと出力データＤ１１との比較処理をワード線ＷＬ
単位で一括して行うため、この実施例では、最悪でも２
５６回の比較部５による比較処理を行うだけですみ、従
来に比べ、検索データ検証動作が高速に行える。加え
て、マイクロプロセッサから検索データレジスタ６に検
索対象データＳＤを書き込むだけで、後の処理は本実施
例の半導体記憶装置自体が行うため、検索期間中、マイ
クロプロセッサは別の処理を行うことができる。その結
果、本実施例の半導体記憶装置を用いるマイクロプロセ
ッサの効率的な利用を図ることができる。
【００３６】なお、この実施例では、検索対象データＳ
Ｄを格納したメモリセル群１１の列アドレスをも検出可
能にするため、マイクロプロセッサ等の外部装置が検索
検証結果レジスタ７内のデータを読み出し可能な構成に
した。しかしながら、単に検索対象データＳＤを格納し
たメモリセル群１１の存在の有無を検出可能にすればよ
いのであれば、制御回路８に１ビットの検索結果有無情
報を記憶する記憶部を具備させ、外部（マイクロプロセ
ッサ）からこの記憶部の記憶内容を読み出せる構成にし
てもよい。この際、記憶部にワード線コントローラ２に
よるワード線ＷＬ順次選択処理が終了したか否かのワー
ド線ＷＬ選択完了情報も合わせて記憶させてもよい。こ
の場合、ワード線ＷＬ選択完了情報を参照することによ
り、ワード線ＷＬの順次選択処理の完了の有無を確認で
きるため、検索データ検証有無情報の確信性が高まる。
Ｄを格納したメモリセル群１１の列アドレスをも検出可
能にするため、マイクロプロセッサ等の外部装置が検索
検証結果レジスタ７内のデータを読み出し可能な構成に
した。しかしながら、単に検索対象データＳＤを格納し
たメモリセル群１１の存在の有無を検出可能にすればよ
いのであれば、制御回路８に１ビットの検索結果有無情
報を記憶する記憶部を具備させ、外部（マイクロプロセ
ッサ）からこの記憶部の記憶内容を読み出せる構成にし
てもよい。この際、記憶部にワード線コントローラ２に
よるワード線ＷＬ順次選択処理が終了したか否かのワー
ド線ＷＬ選択完了情報も合わせて記憶させてもよい。こ
の場合、ワード線ＷＬ選択完了情報を参照することによ
り、ワード線ＷＬの順次選択処理の完了の有無を確認で
きるため、検索データ検証有無情報の確信性が高まる。
【００３７】
【発明の効果】以上説明したように、この発明によれ
ば、検索データ検証手段により、メモリセルアレイのＮ
個のメモリセルアレイ出力データそれぞれと検索対象デ
ータとが比較され、少なくとも１つが一致するか否かが
一括して検証されることにより、該検証がＮ個のメモリ
セルアレイ出力データ単位（ワード線単位）で行われる
ことになる。その結果、検索対象データが格納されてい
るが否かを検証する検索データ検証を高速に行うことが
できる
ば、検索データ検証手段により、メモリセルアレイのＮ
個のメモリセルアレイ出力データそれぞれと検索対象デ
ータとが比較され、少なくとも１つが一致するか否かが
一括して検証されることにより、該検証がＮ個のメモリ
セルアレイ出力データ単位（ワード線単位）で行われる
ことになる。その結果、検索対象データが格納されてい
るが否かを検証する検索データ検証を高速に行うことが
できる
【図１】この発明の一実施例である半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来の半導体記憶装置の構成を示すブロック図
である。
である。
１ メモリセルアレイ ２ ワード線コントローラ ３ データセレクタ ４ カラムアドレスコントローラ ５ 比較部 ６ 検索データレジスタ ７ 検索検証結果レジスタ ８ 制御回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】この発明は上記問題点を解決するためにな
されたもので、検索対象データが格納されているか、否
かを検証する検索データ検証を高速に行うことができる
半導体記憶装置を得ることを目的とする。
されたもので、検索対象データが格納されているか、否
かを検証する検索データ検証を高速に行うことができる
半導体記憶装置を得ることを目的とする。
Claims (1)
- 【請求項１】 Ｋビット（Ｋ≧１）を１単位として、Ｍ
（Ｍ≧１）行×Ｎ（Ｎ≧２）列のマトリクス状に配置さ
れ、Ｍ本のワード線に行単位に接続された複数のメモリ
セル群からなり、活性状態のワード線に接続されたＮ個
の前記メモリセル群それぞれのＫビットの格納データ
を、Ｎ個のメモリセルアレイ出力データとして出力可能
なメモリセルアレイと、 前記Ｍ本のワード線を選択的に活性状態にするワード線
選択手段と、 Ｋビットの検索対象データを付与する検索対象データ付
与手段と、 前記Ｎ個のメモリセルアレイ出力データそれぞれと前記
検索対象データとを比較し、少なくとも１つが一致する
か否かを一括して検証する検索データ検証手段とを備え
た半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235756A JPH0683869A (ja) | 1992-09-03 | 1992-09-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235756A JPH0683869A (ja) | 1992-09-03 | 1992-09-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683869A true JPH0683869A (ja) | 1994-03-25 |
Family
ID=16990772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235756A Pending JPH0683869A (ja) | 1992-09-03 | 1992-09-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016157310A1 (ja) * | 2015-03-27 | 2016-10-06 | 株式会社日立製作所 | ストレージ装置、計算機システム及びストレージ装置の制御方法 |
-
1992
- 1992-09-03 JP JP4235756A patent/JPH0683869A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016157310A1 (ja) * | 2015-03-27 | 2016-10-06 | 株式会社日立製作所 | ストレージ装置、計算機システム及びストレージ装置の制御方法 |
| JPWO2016157310A1 (ja) * | 2015-03-27 | 2017-08-03 | 株式会社日立製作所 | ストレージ装置、計算機システム及びストレージ装置の制御方法 |
| US10803035B2 (en) | 2015-03-27 | 2020-10-13 | Hitachi, Ltd. | Storage device, computer system, and control method for storage device |
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