JPH0684119A - ディスク装置 - Google Patents
ディスク装置Info
- Publication number
- JPH0684119A JPH0684119A JP24421492A JP24421492A JPH0684119A JP H0684119 A JPH0684119 A JP H0684119A JP 24421492 A JP24421492 A JP 24421492A JP 24421492 A JP24421492 A JP 24421492A JP H0684119 A JPH0684119 A JP H0684119A
- Authority
- JP
- Japan
- Prior art keywords
- output
- reference voltage
- read
- pulse
- peak detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】
【目的】 固定磁気ディスク装置のディスクにおけるデ
−タを確実に検出する。 【構成】 ヘッド３の出力段に微分回路１８を設け、微
分波形に基づいて読み取り出力波形のピークを示すパル
スを形成する。コンパレータ３２、３３によってゲート
パルスを形成し、ピーク検出パルスとゲートパルスの論
理積でリードパルスを作る。リ−ドエラ−が検出された
らコンパレ−タ３２、３３の参照電圧を切替えてデ−タ
の再読み取り（リトライ）を行う。
−タを確実に検出する。 【構成】 ヘッド３の出力段に微分回路１８を設け、微
分波形に基づいて読み取り出力波形のピークを示すパル
スを形成する。コンパレータ３２、３３によってゲート
パルスを形成し、ピーク検出パルスとゲートパルスの論
理積でリードパルスを作る。リ−ドエラ−が検出された
らコンパレ−タ３２、３３の参照電圧を切替えてデ−タ
の再読み取り（リトライ）を行う。
Description
【０００１】
【産業上の利用分野】本発明は、固定磁気ディスク装置
（ＨＤＤ）又はこれに類似のディスク装置に関し、更に
詳細には、デ−タの検出を確実に行うことができるディ
スク装置に関する。
（ＨＤＤ）又はこれに類似のディスク装置に関し、更に
詳細には、デ−タの検出を確実に行うことができるディ
スク装置に関する。
【０００２】
【従来の技術】固定磁気ディスク装置の記録媒体ディス
クは多数のトラック（シリンダ）を有し、各トラックに
は予め所定のトラックフォーマットが書き込まれてい
る。トラックフォーマットは、多数のセクタを含み、各
セクタにはＩＤフィールドとデータフィールドとが含ま
れている。各セクタにはＣＲＣ（Cyclic Redundancy
Check ）データ及びＥＣＣ（ Error Correction Code )
デ−タが書き込まれているので、ＣＲＣデータ及びＥＣ
Ｃデ−タに基づいてエラーチェックを行うことができ
る。訂正不可能なエラ−が検出されると、エラ−セクタ
を再読み取り（リトライ）する。
クは多数のトラック（シリンダ）を有し、各トラックに
は予め所定のトラックフォーマットが書き込まれてい
る。トラックフォーマットは、多数のセクタを含み、各
セクタにはＩＤフィールドとデータフィールドとが含ま
れている。各セクタにはＣＲＣ（Cyclic Redundancy
Check ）データ及びＥＣＣ（ Error Correction Code )
デ−タが書き込まれているので、ＣＲＣデータ及びＥＣ
Ｃデ−タに基づいてエラーチェックを行うことができ
る。訂正不可能なエラ−が検出されると、エラ−セクタ
を再読み取り（リトライ）する。
【０００３】
【発明が解決しようとする課題】しかし、読み取り出力
波形のピ−クシフトが大幅に生じている場合、又は波形
歪みが大幅に生じている場合、又はディスクの欠陥や記
録不良による振幅低下が大幅に生じている場合にはリト
ライしてもデ−タを正確に読み取ることが不可能にな
る。
波形のピ−クシフトが大幅に生じている場合、又は波形
歪みが大幅に生じている場合、又はディスクの欠陥や記
録不良による振幅低下が大幅に生じている場合にはリト
ライしてもデ−タを正確に読み取ることが不可能にな
る。
【０００４】そこで、本発明の目的はデ−タの読み取り
を正確に行うことができるディスク装置を提供すること
にある。
を正確に行うことができるディスク装置を提供すること
にある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、複数のセクタを含むトラックにデ−タが書
き込まれている記録媒体ディスクから前記デ−タを読み
取るためのディスク装置であって、前記ディスクの回転
手段と、前記ディスクに書き込まれた前記デ−タを読み
取るための読み取り手段と、前記読み取り手段に結合さ
れ、前記読み取り手段から得られた読み取り出力波形を
微分する微分回路と、前記微分回路に結合され、前記微
分回路から得られた微分出力がこの微分出力の最大値
（山の値）と最小値（谷の値）とのほぼ中間の基準電圧
レベルを横切る時点に同期して前記読み取り出力波形の
ピークを示すピーク検出パルスを形成するピーク検出パ
ルス形成回路と、前記読み取り手段から得られた正常の
読み取り出力波形におけるピークレベルと前記基準電圧
レベルとの間に設定された電圧レベルの異なる複数の参
照電圧を選択的に発生する参照電圧発生手段と、一方の
入力端子が前記信号読み取り手段に結合され、他方の入
力端子が前記参照電圧発生手段に結合された電圧比較手
段と、前記ピーク検出パルス形成回路と前記電圧比較手
段とに結合され、前記電圧比較手段から得られた前記読
み取り出力波形が前記参照電圧を横切っていることを示
す出力パルスの期間に前記ピーク検出パルスが位置して
いる時にのみ前記ピーク検出パルスに対応するリードパ
ルスを出力するように形成されたリードパルス形成手段
と、前記リードパルス形成手段に結合され、前記リード
パルスに基づいて前記デ−タがエラ−なく読み取られた
か否かを検出するエラ−検出手段と、前記エラ−検出手
段から得られたエラ−を示す信号に応答して少なくとも
エラ−が生じたセクタのデ−タの再読み取りを行ように
前記読み取り手段による走査を制御し且つ前記再読み取
り時に前記参照電圧が前記読取り出力波形を横切る時間
幅が長くなるように前記参照電圧のレベルを制御する制
御手段とを備えたディスク装置に係わるものである。な
お、請求項２に示すように正相読み取り出力と逆相読み
取り出力とを得るように構成し、それぞれの微分出力を
得るように構成することができる。
の本発明は、複数のセクタを含むトラックにデ−タが書
き込まれている記録媒体ディスクから前記デ−タを読み
取るためのディスク装置であって、前記ディスクの回転
手段と、前記ディスクに書き込まれた前記デ−タを読み
取るための読み取り手段と、前記読み取り手段に結合さ
れ、前記読み取り手段から得られた読み取り出力波形を
微分する微分回路と、前記微分回路に結合され、前記微
分回路から得られた微分出力がこの微分出力の最大値
（山の値）と最小値（谷の値）とのほぼ中間の基準電圧
レベルを横切る時点に同期して前記読み取り出力波形の
ピークを示すピーク検出パルスを形成するピーク検出パ
ルス形成回路と、前記読み取り手段から得られた正常の
読み取り出力波形におけるピークレベルと前記基準電圧
レベルとの間に設定された電圧レベルの異なる複数の参
照電圧を選択的に発生する参照電圧発生手段と、一方の
入力端子が前記信号読み取り手段に結合され、他方の入
力端子が前記参照電圧発生手段に結合された電圧比較手
段と、前記ピーク検出パルス形成回路と前記電圧比較手
段とに結合され、前記電圧比較手段から得られた前記読
み取り出力波形が前記参照電圧を横切っていることを示
す出力パルスの期間に前記ピーク検出パルスが位置して
いる時にのみ前記ピーク検出パルスに対応するリードパ
ルスを出力するように形成されたリードパルス形成手段
と、前記リードパルス形成手段に結合され、前記リード
パルスに基づいて前記デ−タがエラ−なく読み取られた
か否かを検出するエラ−検出手段と、前記エラ−検出手
段から得られたエラ−を示す信号に応答して少なくとも
エラ−が生じたセクタのデ−タの再読み取りを行ように
前記読み取り手段による走査を制御し且つ前記再読み取
り時に前記参照電圧が前記読取り出力波形を横切る時間
幅が長くなるように前記参照電圧のレベルを制御する制
御手段とを備えたディスク装置に係わるものである。な
お、請求項２に示すように正相読み取り出力と逆相読み
取り出力とを得るように構成し、それぞれの微分出力を
得るように構成することができる。
【０００６】
【発明の作用及び効果】本発明においては、電圧比較手
段の出力パルスは微分手段に基づいて得られたピーク検
出パルスが真のピークを示す信号であるか否かの判断に
使用される。即ち、比較手段の出力パルスの期間内にピ
ーク検出パルスが発生した時のみ真のピークと判定され
る。従って、ノイズ等による偽りのピークは除外され
る。比較手段の出力パルス（ゲートパルス）の有無及び
幅は読み取り出力波形に依存している。読み取り出力波
形が参照電圧を横切らない場合には出力パルス（ゲート
パルス）が発生しない。比較手段から出力パルス（ゲー
トパルス）が発生しなければ、ピーク検出パルスが真の
ピークであるか否かの判定が不可能になり、ピーク検出
パルスに対応するリードパルスも発生しない。この結
果、エラ−検出手段はエラ−を示す出力を発生する。本
発明においては、エラ−が検出されると、読み取り出力
波形が低振幅であっても比較出力パルス（ゲ−トパル
ス）が得られ且つ比較手段の出力パルス（ゲ−トパル
ス）の幅が広げられるように参照電圧が制御される。こ
の結果、読み取り出力波形が低振幅の場合でも比較出力
パルス（ゲ−トパルス）が得られ、リ−ドパルスを得る
ことが可能になる。また、ピ−ク検出パルスの時間軸上
のずれが生じていてもこれを検出することができる。
段の出力パルスは微分手段に基づいて得られたピーク検
出パルスが真のピークを示す信号であるか否かの判断に
使用される。即ち、比較手段の出力パルスの期間内にピ
ーク検出パルスが発生した時のみ真のピークと判定され
る。従って、ノイズ等による偽りのピークは除外され
る。比較手段の出力パルス（ゲートパルス）の有無及び
幅は読み取り出力波形に依存している。読み取り出力波
形が参照電圧を横切らない場合には出力パルス（ゲート
パルス）が発生しない。比較手段から出力パルス（ゲー
トパルス）が発生しなければ、ピーク検出パルスが真の
ピークであるか否かの判定が不可能になり、ピーク検出
パルスに対応するリードパルスも発生しない。この結
果、エラ−検出手段はエラ−を示す出力を発生する。本
発明においては、エラ−が検出されると、読み取り出力
波形が低振幅であっても比較出力パルス（ゲ−トパル
ス）が得られ且つ比較手段の出力パルス（ゲ−トパル
ス）の幅が広げられるように参照電圧が制御される。こ
の結果、読み取り出力波形が低振幅の場合でも比較出力
パルス（ゲ−トパルス）が得られ、リ−ドパルスを得る
ことが可能になる。また、ピ−ク検出パルスの時間軸上
のずれが生じていてもこれを検出することができる。
【０００７】
【第１の実施例】次に、図１〜図１０を参照して本発明
の実施例に係わる固定磁気ディスク装置を説明する。図
１において、記録媒体磁気ディスク１は着脱不能にディ
スクモータ２に結合されている。モータ２はディスク１
を高速且つ定速回転させる。読み取り手段としての磁気
ヘッド３はコア４とコイル５とから成り、アーム６に支
持されている。アーム６の先端のヘッド３をディスク１
の半径方向に移動させて所定トラックに位置決めするた
めにアーム６はヘッド移動装置７に結合されている。
の実施例に係わる固定磁気ディスク装置を説明する。図
１において、記録媒体磁気ディスク１は着脱不能にディ
スクモータ２に結合されている。モータ２はディスク１
を高速且つ定速回転させる。読み取り手段としての磁気
ヘッド３はコア４とコイル５とから成り、アーム６に支
持されている。アーム６の先端のヘッド３をディスク１
の半径方向に移動させて所定トラックに位置決めするた
めにアーム６はヘッド移動装置７に結合されている。
【０００８】ディスク１は同心円状に多数のトラック
（シリンダ）８を有し、各トラック８には所定のトラッ
クフォーマットに従ってデ−タが記録されている。１つ
のトラックのフォーマットは多数（この例では４３個）
のセクタ９を含み、各セクタ９は、図２に概略的に示す
ようにＩＤフィールド１０とデータフィールド１１とを
含み、ＩＤフィールド１０にはアドレス信号記録領域１
２とＣＲＣデータ記録領域１３とが設けられている。ま
た、データフィールド１１には主データ（情報）記録領
域１４とＥＣＣデ−タ記録領域１５とが設けられてい
る。１つのセクタ９には、図２の他にトラッキングサー
ボのための信号、同期信号等が書き込まれた領域及びギ
ャップが設けられているが、これ等の図示は省略されて
いる。
（シリンダ）８を有し、各トラック８には所定のトラッ
クフォーマットに従ってデ−タが記録されている。１つ
のトラックのフォーマットは多数（この例では４３個）
のセクタ９を含み、各セクタ９は、図２に概略的に示す
ようにＩＤフィールド１０とデータフィールド１１とを
含み、ＩＤフィールド１０にはアドレス信号記録領域１
２とＣＲＣデータ記録領域１３とが設けられている。ま
た、データフィールド１１には主データ（情報）記録領
域１４とＥＣＣデ−タ記録領域１５とが設けられてい
る。１つのセクタ９には、図２の他にトラッキングサー
ボのための信号、同期信号等が書き込まれた領域及びギ
ャップが設けられているが、これ等の図示は省略されて
いる。
【０００９】再び図１を説明すると、ヘッド３のコイル
５は差動信号出力手段としての差動増幅回路１６に接続
されている。ディスク１とヘッド３との間に相対的走査
運動が生じることにより、差動増幅回路１６の一対の出
力ライン１７ａ、１７ｂには図５（Ａ）に示す正相読み
取り出力波形と図５（Ｂ）に示す逆相読み取り出力波形
とが得られる。なお、図５（Ａ）（Ｂ）では４ビットの
論理の“１”の出力が原理的に示されている。
５は差動信号出力手段としての差動増幅回路１６に接続
されている。ディスク１とヘッド３との間に相対的走査
運動が生じることにより、差動増幅回路１６の一対の出
力ライン１７ａ、１７ｂには図５（Ａ）に示す正相読み
取り出力波形と図５（Ｂ）に示す逆相読み取り出力波形
とが得られる。なお、図５（Ａ）（Ｂ）では４ビットの
論理の“１”の出力が原理的に示されている。
【００１０】差動増幅回路１６の一対の出力ライン１７
ａ、１７ｂに結合された差動型微分回路１８は図５
（Ａ）（Ｂ）に示す正相及び逆相読み取り出力波形をそ
れぞれ微分して図５（Ｃ）（Ｄ）に示す正相及び逆相の
微分出力を一対の出力ライン１９ａ、１９ｂに出力す
る。なお、図５（Ａ）〜（Ｄ）の各波形は直流の基準電
圧レベル（２Ｖ）Ｌ0 を中心にして振動する波形であ
る。この基準電圧レベルＬ0 は各波形の最大値（山の
値）と最小値（谷の値）との中心値である。
ａ、１７ｂに結合された差動型微分回路１８は図５
（Ａ）（Ｂ）に示す正相及び逆相読み取り出力波形をそ
れぞれ微分して図５（Ｃ）（Ｄ）に示す正相及び逆相の
微分出力を一対の出力ライン１９ａ、１９ｂに出力す
る。なお、図５（Ａ）〜（Ｄ）の各波形は直流の基準電
圧レベル（２Ｖ）Ｌ0 を中心にして振動する波形であ
る。この基準電圧レベルＬ0 は各波形の最大値（山の
値）と最小値（谷の値）との中心値である。
【００１１】微分回路１８の一対の出力ライン１９ａ、
１９ｂに結合されたピーク検出パルス形成回路２０は一
般はゼロクロス検出回路と呼ばれるものであり、図５
（Ｃ）（Ｄ）に示す正相及び逆相の微分出力が基準電圧
レベルＬ0 を横切る時点を検出し、この時点に対応させ
て図５（Ｅ）に示すピーク検出パルスをライン２１に発
生するものである。
１９ｂに結合されたピーク検出パルス形成回路２０は一
般はゼロクロス検出回路と呼ばれるものであり、図５
（Ｃ）（Ｄ）に示す正相及び逆相の微分出力が基準電圧
レベルＬ0 を横切る時点を検出し、この時点に対応させ
て図５（Ｅ）に示すピーク検出パルスをライン２１に発
生するものである。
【００１２】図３は図１の微分回路１８とピーク検出パ
ルス形成回路２０とを原理的に示し、図６は図３のＡ〜
Ｇ点の状態を示す。微分回路１８は差動増幅器２２と、
抵抗２３とコンデンサ２４の時定数回路の組み合せによ
って構成されている。ピーク検出パルス形成回路２０
は、第１及び第２のピーク検出用コンパレータ２５、２
６と、ピーク検出用基準電圧レベル付与手段としての基
準電圧源２７と、ピーク検出パルス発生回路２８とから
成る。なお、ピーク検出パルス発生回路２８は一対のモ
ノマルチバイブレータ（ＭＭＶ）２９、３０とＯＲゲー
ト３１とから成る。第１のピーク検出用コンパレータ２
５の一方の入力端子は一方の微分出力ライン１９ａに接
続され、他方の入力端子は基準電圧源２７に接続されて
いる。従って、第１のピーク検出用コンパレータ２５は
図６（Ａ）に示すライン１９ａの微分出力ａと基準電圧
源２７の基準電圧レベルＬ0 とを比較し、微分出力ａが
基準電圧レベルＬ0 を横切る期間に対応するパルス幅を
有する図６（Ｃ）の比較出力パルスを発生する。また、
第２のピーク検出用コンパレータ２６は図６（Ｂ）に示
すライン１９ｂの逆相微分出力ｂと基準電圧レベルＬ0
とを比較し、図６（Ｄ）に示す比較出力パルスを発生す
る。一対のコンパレータ２５、２６に接続された一対の
ＭＭＶ２９、３０は、図６（Ｃ）（Ｄ）の比較出力パル
スの前縁に同期して図６（Ｅ）（Ｆ）に示すパルスを出
力する。ＭＭＶ２９、３０に接続されたＯＲゲート３１
は図６（Ｅ）（Ｆ）のパルスに対応した図６（Ｇ）のパ
ルスをライン２１に送出する。図６（Ａ）（Ｂ）は図５
（Ｃ）（Ｄ）に対応し、図６（Ｇ）は図５（Ｅ）に対応
している。。図５（Ｅ）及び図６（Ｇ）のパルスは図５
（Ａ）（Ｂ）の読み取り出力波形のピークに対応して発
生するので、ピーク検出パルスと呼ぶことができる。
ルス形成回路２０とを原理的に示し、図６は図３のＡ〜
Ｇ点の状態を示す。微分回路１８は差動増幅器２２と、
抵抗２３とコンデンサ２４の時定数回路の組み合せによ
って構成されている。ピーク検出パルス形成回路２０
は、第１及び第２のピーク検出用コンパレータ２５、２
６と、ピーク検出用基準電圧レベル付与手段としての基
準電圧源２７と、ピーク検出パルス発生回路２８とから
成る。なお、ピーク検出パルス発生回路２８は一対のモ
ノマルチバイブレータ（ＭＭＶ）２９、３０とＯＲゲー
ト３１とから成る。第１のピーク検出用コンパレータ２
５の一方の入力端子は一方の微分出力ライン１９ａに接
続され、他方の入力端子は基準電圧源２７に接続されて
いる。従って、第１のピーク検出用コンパレータ２５は
図６（Ａ）に示すライン１９ａの微分出力ａと基準電圧
源２７の基準電圧レベルＬ0 とを比較し、微分出力ａが
基準電圧レベルＬ0 を横切る期間に対応するパルス幅を
有する図６（Ｃ）の比較出力パルスを発生する。また、
第２のピーク検出用コンパレータ２６は図６（Ｂ）に示
すライン１９ｂの逆相微分出力ｂと基準電圧レベルＬ0
とを比較し、図６（Ｄ）に示す比較出力パルスを発生す
る。一対のコンパレータ２５、２６に接続された一対の
ＭＭＶ２９、３０は、図６（Ｃ）（Ｄ）の比較出力パル
スの前縁に同期して図６（Ｅ）（Ｆ）に示すパルスを出
力する。ＭＭＶ２９、３０に接続されたＯＲゲート３１
は図６（Ｅ）（Ｆ）のパルスに対応した図６（Ｇ）のパ
ルスをライン２１に送出する。図６（Ａ）（Ｂ）は図５
（Ｃ）（Ｄ）に対応し、図６（Ｇ）は図５（Ｅ）に対応
している。。図５（Ｅ）及び図６（Ｇ）のパルスは図５
（Ａ）（Ｂ）の読み取り出力波形のピークに対応して発
生するので、ピーク検出パルスと呼ぶことができる。
【００１３】再び、図１を説明すると、ゲートパルスを
形成するため比較手段として正相用コンパレータ３２と
逆相用コンパレータ３３とが設けられている。正相及び
逆相用コンパレータ３２、３３の一方の入力端子は正相
及び逆相読み取り出力ライン１７ａ、１７ｂに接続さ
れ、他方の入力端子は参照電圧発生手段３４における分
圧点３５に接続されている。参照電圧発生手段は直流電
源端子３６とグランドとの間に接続された第１及び第２
の抵抗Ｒ1 、Ｒ2 と、この第１の抵抗Ｒ1 にスイッチＳ
1 を介して並列に接続された第３の抵抗Ｒ3 とから成
る。スイッチＳ1 は制御可能な電子スイッチから成り、
制御回路３７による制御に基づいて選択的にオン・オフ
し、分圧比を変える。これにより、分圧点３５にはレベ
ルの異なる第１及び第２の参照電圧Ｌ1 、Ｌ2 が得られ
る。この参照電圧の切換えは後述から明らかなようにデ
−タのリ−ドエラ−検出時に行われる。
形成するため比較手段として正相用コンパレータ３２と
逆相用コンパレータ３３とが設けられている。正相及び
逆相用コンパレータ３２、３３の一方の入力端子は正相
及び逆相読み取り出力ライン１７ａ、１７ｂに接続さ
れ、他方の入力端子は参照電圧発生手段３４における分
圧点３５に接続されている。参照電圧発生手段は直流電
源端子３６とグランドとの間に接続された第１及び第２
の抵抗Ｒ1 、Ｒ2 と、この第１の抵抗Ｒ1 にスイッチＳ
1 を介して並列に接続された第３の抵抗Ｒ3 とから成
る。スイッチＳ1 は制御可能な電子スイッチから成り、
制御回路３７による制御に基づいて選択的にオン・オフ
し、分圧比を変える。これにより、分圧点３５にはレベ
ルの異なる第１及び第２の参照電圧Ｌ1 、Ｌ2 が得られ
る。この参照電圧の切換えは後述から明らかなようにデ
−タのリ−ドエラ−検出時に行われる。
【００１４】図７（Ａ）（Ｂ）は正相及び逆相の読み取
り出力波形と第１、及び第２及の参照電圧Ｌ1 、Ｌ2 、
との関係を示す。第１及び第２の参照電圧Ｌ1 、Ｌ2 は
正常に読み取られた出力波形のピーク値と基準電圧レベ
ルＬ0 との間に設定されている。図７（Ｃ）（Ｄ）の実
線で示すパルスは第１の参照電圧Ｌ1 と読み取り出力波
形との比較出力パルスを示し、破線は第２の参照電圧Ｌ
2 と読み取り出力波形との比較出力パルスを示す。参照
電圧Ｌ1 、Ｌ2 を変えることによって比較出力パルスの
時間幅はＴ1 、Ｔ2 のように変化する。なお、第１の参
照電圧Ｌ1 を得る時にはスイッチＳ1 をオンにし、第２
の参照電圧Ｌ2 を得る時にはスイッチＳ1 をオフする。
り出力波形と第１、及び第２及の参照電圧Ｌ1 、Ｌ2 、
との関係を示す。第１及び第２の参照電圧Ｌ1 、Ｌ2 は
正常に読み取られた出力波形のピーク値と基準電圧レベ
ルＬ0 との間に設定されている。図７（Ｃ）（Ｄ）の実
線で示すパルスは第１の参照電圧Ｌ1 と読み取り出力波
形との比較出力パルスを示し、破線は第２の参照電圧Ｌ
2 と読み取り出力波形との比較出力パルスを示す。参照
電圧Ｌ1 、Ｌ2 を変えることによって比較出力パルスの
時間幅はＴ1 、Ｔ2 のように変化する。なお、第１の参
照電圧Ｌ1 を得る時にはスイッチＳ1 をオンにし、第２
の参照電圧Ｌ2 を得る時にはスイッチＳ1 をオフする。
【００１５】コンパレータ３２、３３に接続されたゲー
トパルス出力回路３８はＯＲゲートから成り、図５
（Ｆ）（Ｇ）の正相及び逆相比較出力パルス（ゲートパ
ルス）の両方を合せた図５（Ｈ）のゲートパルスをライ
ン３９に出力する。
トパルス出力回路３８はＯＲゲートから成り、図５
（Ｆ）（Ｇ）の正相及び逆相比較出力パルス（ゲートパ
ルス）の両方を合せた図５（Ｈ）のゲートパルスをライ
ン３９に出力する。
【００１６】リードパルス形成手段４０はＡＮＤゲート
４１とＭＭＶ４２とから成り、ＡＮＤゲート４１の一方
の入力端子はピーク検出パルス出力ライン２１に接続さ
れ、この他方の入力端子はゲートパルス出力ライン３９
に接続されている。従って、ＡＮＤゲート４１は図５
（Ｅ）のピーク検出パルスと図５（Ｈ）のゲートパルス
とが同時に発生している時にのみ高レベルのパルスを図
５（Ｉ）に示すように発生する。ＡＮＤゲート４１に接
続されたＭＭＶ４２は図５（Ｉ）のリードパルスの前縁
に同期して一定のパルス幅のリードパルスを出力ライン
４３に送出する。
４１とＭＭＶ４２とから成り、ＡＮＤゲート４１の一方
の入力端子はピーク検出パルス出力ライン２１に接続さ
れ、この他方の入力端子はゲートパルス出力ライン３９
に接続されている。従って、ＡＮＤゲート４１は図５
（Ｅ）のピーク検出パルスと図５（Ｈ）のゲートパルス
とが同時に発生している時にのみ高レベルのパルスを図
５（Ｉ）に示すように発生する。ＡＮＤゲート４１に接
続されたＭＭＶ４２は図５（Ｉ）のリードパルスの前縁
に同期して一定のパルス幅のリードパルスを出力ライン
４３に送出する。
【００１７】制御回路３７はディスク装置の各種の制御
を実行するものであり、ここにはリードパルス出力ライ
ン４３、リードデータ出力ライン４４が接続され、更
に、ライト制御ライン４５を介してライト（書き込み）
回路４７、ライン４８、を介してスイッチＳ1 、ライン
５０を介してヘッド移動装置７が接続されている。
を実行するものであり、ここにはリードパルス出力ライ
ン４３、リードデータ出力ライン４４が接続され、更
に、ライト制御ライン４５を介してライト（書き込み）
回路４７、ライン４８、を介してスイッチＳ1 、ライン
５０を介してヘッド移動装置７が接続されている。
【００１８】図４は図１の制御回路３７を概略的に示
す。この制御回路３７には、ＰＬＬ（フェーズ・ロック
・ループ）回路５１が含まれている。このＰＬＬ回路５
１は位相比較器５２とローパスフィルタ（ＬＰＦ）５３
とＶＣＯ（電圧制御発振器）５４とから成り、位相比較
器５２の一方の入力端子はリードパルス出力ライン４３
に接続され、他方の入力端子はＶＣＯ５４に接続されて
いる。ＰＬＬ回路５１の出力ライン５５には周知の原理
でビットセルの配列周期に対応した周期を有するパルス
列が得られる
す。この制御回路３７には、ＰＬＬ（フェーズ・ロック
・ループ）回路５１が含まれている。このＰＬＬ回路５
１は位相比較器５２とローパスフィルタ（ＬＰＦ）５３
とＶＣＯ（電圧制御発振器）５４とから成り、位相比較
器５２の一方の入力端子はリードパルス出力ライン４３
に接続され、他方の入力端子はＶＣＯ５４に接続されて
いる。ＰＬＬ回路５１の出力ライン５５には周知の原理
でビットセルの配列周期に対応した周期を有するパルス
列が得られる
【００１９】図４のデコ−ダ５６はライン４３に接続さ
れ、ライン４３から供給される列を例えば、１−７ＲＬ
Ｌ方式又はＭＦＭ方式等に変調されたデ−タをＮＲＺ方
式に復調する。
れ、ライン４３から供給される列を例えば、１−７ＲＬ
Ｌ方式又はＭＦＭ方式等に変調されたデ−タをＮＲＺ方
式に復調する。
【００２０】上記復調を実行するためにデコ−ダ５６に
はクロック発生器５７が接続されている。クロック発生
器５７はＰＬＬ回路５１の出力ライン５５に接続され、
ビットセルに対応した周期を有するライン５５のパルス
に基づいてデコ−ダ５６に第１のクロック信号をライン
５７ａで与える。またクロック発生器５７はライン５７
ｂによって標準クロックから成る第２のクロック信号を
エラ−チェック及び訂正回路５８に与える。
はクロック発生器５７が接続されている。クロック発生
器５７はＰＬＬ回路５１の出力ライン５５に接続され、
ビットセルに対応した周期を有するライン５５のパルス
に基づいてデコ−ダ５６に第１のクロック信号をライン
５７ａで与える。またクロック発生器５７はライン５７
ｂによって標準クロックから成る第２のクロック信号を
エラ−チェック及び訂正回路５８に与える。
【００２１】エラーチェック及び訂正回路５８はデコ−
ダ５６及びクロック発生器５７に接続されており、リ−
ドデ−タのエラーの有無を検出する。即ち、ＣＲＣデー
タとＥＣＣデ−タとに基づいてリ−ドのエラーの有無を
検出し、訂正が可能なリ−ドデ−タはＥＣＣデ−タに基
づいて訂正する。
ダ５６及びクロック発生器５７に接続されており、リ−
ドデ−タのエラーの有無を検出する。即ち、ＣＲＣデー
タとＥＣＣデ−タとに基づいてリ−ドのエラーの有無を
検出し、訂正が可能なリ−ドデ−タはＥＣＣデ−タに基
づいて訂正する。
【００２２】マイクロコンピュータ５９はＣＰＵ、ＲＡ
Ｍ、ＲＯＭを有し、各種の制御を実行する。マイクロコ
ンピュータ５９にはエラーチェック及び訂正回路５８が
接続されている他に、ライト制御ライン４５、ヘッド移
動制御ライン５０、及びスイッチ制御ライン６１が接続
されている。
Ｍ、ＲＯＭを有し、各種の制御を実行する。マイクロコ
ンピュータ５９にはエラーチェック及び訂正回路５８が
接続されている他に、ライト制御ライン４５、ヘッド移
動制御ライン５０、及びスイッチ制御ライン６１が接続
されている。
【００２３】エラ−チェック及び訂正回路５８でエラ−
チェックされ、且必要に応じて訂正されたリ−ドデ−タ
はライン４４を介して送出される。なお、ライン４４に
は一般にバッフアメモリが接続される。
チェックされ、且必要に応じて訂正されたリ−ドデ−タ
はライン４４を介して送出される。なお、ライン４４に
は一般にバッフアメモリが接続される。
【００２４】スイッチ制御回路６３は、エラ−チェック
及び訂正回路５８においてエラ−が検出された時にマイ
クロコンピュータ５９の指示に従って図１のスイッチＳ
1 をオン制御する信号を発生する。なお、実際の制御回
路３７は図示された回路及びライン以外の多くの回路及
びラインを有しているが、これ等は本発明に直接に関係
ないので省略されている。
及び訂正回路５８においてエラ−が検出された時にマイ
クロコンピュータ５９の指示に従って図１のスイッチＳ
1 をオン制御する信号を発生する。なお、実際の制御回
路３７は図示された回路及びライン以外の多くの回路及
びラインを有しているが、これ等は本発明に直接に関係
ないので省略されている。
【００２５】次に、エラ−検出に基づくリトライ（再読
み取り）時において参照電圧発生手段３４から与える参
照電圧を変えることによる効果を説明する。もし、図５
（Ａ）（Ｂ）及び図７（Ａ）（Ｂ）に示すようにライン
１７ａ、１７ｂに正常な振幅の読み出し出力波形が得ら
れている時には、標準の第１の参照電圧Ｌ1 でデ−タの
リードを十分に達成することができる。一方、ディスク
１に不良箇所があるために図８（Ａ）に示すようにライ
ン１７ａの読み取り出力波形に低振幅部分ａ1、ａ2 が
含まれている場合において、従来と同様に第１の参照電
圧Ｌ1 で読み取り出力波形をコンパレータ３２でスライ
スすると、この低振幅部分ａ1 が第１の参照電圧Ｌ1 を
横切らないので、ゲートパルスが得られない。本来ゲー
トパルスが発生すべき箇所にゲートパルスが発生しなけ
れば、リードパルスを得ることができなくなり、このセ
クタの読み取りが不可能になる。これに対して、本実施
例ではリトライ時に第２の参照電圧Ｌ2 によってデ−タ
を読み取る。図８（Ａ）において、低振幅部分ａ1 は第
２の参照電圧Ｌ2 を横切るので、ゲ−トパルスを得るこ
とが可能になる。これにより、従来読み取り不可能であ
ったデ−タの読み取りが可能になる。また、図８（Ａ）
においてリトライ時に参照電圧のレベルをＬ2 に切換え
ると、読み取り出力波形が参照電圧Ｌ2 を横切る時間幅
即ちゲ−トパルスの幅が広くなる。微分に基づいて生成
した図５（Ｅ）又は図６（Ｇ）のピ−ク検出パルスの時
間軸上のずれが生じている場合であっても幅広のゲ−ト
パルスによってピ−ク検出パルスの検出が可能になる。
み取り）時において参照電圧発生手段３４から与える参
照電圧を変えることによる効果を説明する。もし、図５
（Ａ）（Ｂ）及び図７（Ａ）（Ｂ）に示すようにライン
１７ａ、１７ｂに正常な振幅の読み出し出力波形が得ら
れている時には、標準の第１の参照電圧Ｌ1 でデ−タの
リードを十分に達成することができる。一方、ディスク
１に不良箇所があるために図８（Ａ）に示すようにライ
ン１７ａの読み取り出力波形に低振幅部分ａ1、ａ2 が
含まれている場合において、従来と同様に第１の参照電
圧Ｌ1 で読み取り出力波形をコンパレータ３２でスライ
スすると、この低振幅部分ａ1 が第１の参照電圧Ｌ1 を
横切らないので、ゲートパルスが得られない。本来ゲー
トパルスが発生すべき箇所にゲートパルスが発生しなけ
れば、リードパルスを得ることができなくなり、このセ
クタの読み取りが不可能になる。これに対して、本実施
例ではリトライ時に第２の参照電圧Ｌ2 によってデ−タ
を読み取る。図８（Ａ）において、低振幅部分ａ1 は第
２の参照電圧Ｌ2 を横切るので、ゲ−トパルスを得るこ
とが可能になる。これにより、従来読み取り不可能であ
ったデ−タの読み取りが可能になる。また、図８（Ａ）
においてリトライ時に参照電圧のレベルをＬ2 に切換え
ると、読み取り出力波形が参照電圧Ｌ2 を横切る時間幅
即ちゲ−トパルスの幅が広くなる。微分に基づいて生成
した図５（Ｅ）又は図６（Ｇ）のピ−ク検出パルスの時
間軸上のずれが生じている場合であっても幅広のゲ−ト
パルスによってピ−ク検出パルスの検出が可能になる。
【００２６】なお、参照電圧を常にＬ2 に設定しておけ
ば、ゲ−トパルスの本来のゲ−ト機能が低下する。例え
ば、図９（Ａ）に示すように疑似ピ−クＰが存在する場
合には、低い参照電圧Ｌ2 によって図９（Ｂ）に示すよ
うにゲ−トパルスの分割が生じ、ピ−ク検出パルスの時
間軸上のずれも生じていればリ−ドパルスの分割のも生
じる恐れがある。従って、リトライ時に参照電圧を切換
えることが望ましい。
ば、ゲ−トパルスの本来のゲ−ト機能が低下する。例え
ば、図９（Ａ）に示すように疑似ピ−クＰが存在する場
合には、低い参照電圧Ｌ2 によって図９（Ｂ）に示すよ
うにゲ−トパルスの分割が生じ、ピ−ク検出パルスの時
間軸上のずれも生じていればリ−ドパルスの分割のも生
じる恐れがある。従って、リトライ時に参照電圧を切換
えることが望ましい。
【００２７】図１０はトラックデ−タのリードの手順を
示す。ブロック７０のスタート後にブロック７１示すよ
うにデ−タを読み取る。次に、ブロック７２に示すよう
にＣＲＣデータ及びＥＣＣデ−タに基づいてエラーの有
無を判定する。このエラーの有無の判定はセクタ単位に
行われる。エラーが検出された場合にはブロック７３で
カウンタによってエラ−検出回数を計数する。次に、ブ
ロック７４でエラ−検出回数が所定回数Ｎ（例えば５
回）に達したか否かを判定し、Ｎ回に達していない時に
はブロック７５で参照電圧をＬ2 に設定し、ブロック７
１に戻って再びエラ−セクタをリ−ドする。ブロック７
２でエラ−が検出されない場合にはブロック７６に示す
ように終了する。また、ブロック７４でＮ回のエラ−検
出された時には、ブロック７７でリ−ド不可を示す信号
を作成する。リ−ド不可の場合には別の方法（条件）で
リトライするか又はこのセクタを飛ばして先のセクタに
進むか、又はリ−ドを中断する。また、リトライでデ−
タリ−ドが可能なったときには、参照電圧をＬ1 に戻
し、次ぎのセクタのリ−ドに移る。
示す。ブロック７０のスタート後にブロック７１示すよ
うにデ−タを読み取る。次に、ブロック７２に示すよう
にＣＲＣデータ及びＥＣＣデ−タに基づいてエラーの有
無を判定する。このエラーの有無の判定はセクタ単位に
行われる。エラーが検出された場合にはブロック７３で
カウンタによってエラ−検出回数を計数する。次に、ブ
ロック７４でエラ−検出回数が所定回数Ｎ（例えば５
回）に達したか否かを判定し、Ｎ回に達していない時に
はブロック７５で参照電圧をＬ2 に設定し、ブロック７
１に戻って再びエラ−セクタをリ−ドする。ブロック７
２でエラ−が検出されない場合にはブロック７６に示す
ように終了する。また、ブロック７４でＮ回のエラ−検
出された時には、ブロック７７でリ−ド不可を示す信号
を作成する。リ−ド不可の場合には別の方法（条件）で
リトライするか又はこのセクタを飛ばして先のセクタに
進むか、又はリ−ドを中断する。また、リトライでデ−
タリ−ドが可能なったときには、参照電圧をＬ1 に戻
し、次ぎのセクタのリ−ドに移る。
【００２８】
【第２の実施例】次に、図１１及び図１２を参照して第
２の実施例の固定磁気ディスク装置を説明する。但し、
図１１において図１と共通する部分には同一の符号を付
してその説明を省略する。図１１では増幅回路１６の正
相出力ライン１７ａのみが微分回路１８に接続されてい
る。微分回路１８は図１２（Ａ）の正相の読み取り出力
波形を微分して出力ライン１９ａに図１２（Ｂ）の微分
出力を発生する。ピーク検出パルス形成回路２０は１つ
のコンパレータとエッヂ検出回路とから成り、コンパレ
−タで図１２（Ｂ）の微分出力と基準電圧レベルＬ0 と
を比較して方形波パルスに整形し、この方形波パルスの
前縁と後縁において図１２（Ｃ）に示すピーク検出パル
スを発生するように構成されている。
２の実施例の固定磁気ディスク装置を説明する。但し、
図１１において図１と共通する部分には同一の符号を付
してその説明を省略する。図１１では増幅回路１６の正
相出力ライン１７ａのみが微分回路１８に接続されてい
る。微分回路１８は図１２（Ａ）の正相の読み取り出力
波形を微分して出力ライン１９ａに図１２（Ｂ）の微分
出力を発生する。ピーク検出パルス形成回路２０は１つ
のコンパレータとエッヂ検出回路とから成り、コンパレ
−タで図１２（Ｂ）の微分出力と基準電圧レベルＬ0 と
を比較して方形波パルスに整形し、この方形波パルスの
前縁と後縁において図１２（Ｃ）に示すピーク検出パル
スを発生するように構成されている。
【００２９】ゲートパルス用の一方のコンパレータ３２
は図１と同一に接続されている。ゲートパルス用の他方
のコンパレータ３３の一方の入力端子は読み取り出力ラ
イン１７ａに接続され、他方の入力端子は第２の参照電
圧発生手段３４ａに接続されている。第２の参照電圧発
生手段３４ａは第１の参照電圧発生手段３４と同様なも
のであり、図１２（Ａ）に示す基準電圧レベルＬ0 より
も低い２つの参照電圧Ｌ1 ′、Ｌ2 ′を与える。Ｌ1'、
Ｌ2'はＬ0 を中心にしてＬ1 、Ｌ2 に対称の値に設定さ
れており、第１の参照電圧発生手段３４と同一の回路構
成で得ることができる。これにより、コンパレータ３
２、３３からは図５（Ｆ）（Ｇ）と同一のパルスが得ら
れ、ゲートパルス出力回路３８からは図１２（Ｄ）に示
すゲートパルスを得ることができる。図１２（Ｃ）
（Ｄ）は図５（Ｅ）（Ｈ）に対応するので、図１１の装
置によっても図１と同様な作用効果が得られる。
は図１と同一に接続されている。ゲートパルス用の他方
のコンパレータ３３の一方の入力端子は読み取り出力ラ
イン１７ａに接続され、他方の入力端子は第２の参照電
圧発生手段３４ａに接続されている。第２の参照電圧発
生手段３４ａは第１の参照電圧発生手段３４と同様なも
のであり、図１２（Ａ）に示す基準電圧レベルＬ0 より
も低い２つの参照電圧Ｌ1 ′、Ｌ2 ′を与える。Ｌ1'、
Ｌ2'はＬ0 を中心にしてＬ1 、Ｌ2 に対称の値に設定さ
れており、第１の参照電圧発生手段３４と同一の回路構
成で得ることができる。これにより、コンパレータ３
２、３３からは図５（Ｆ）（Ｇ）と同一のパルスが得ら
れ、ゲートパルス出力回路３８からは図１２（Ｄ）に示
すゲートパルスを得ることができる。図１２（Ｃ）
（Ｄ）は図５（Ｅ）（Ｈ）に対応するので、図１１の装
置によっても図１と同様な作用効果が得られる。
【００３０】
【第３の実施例】図１３及び図１４は第３の実施例のデ
ィスク装置の一部及びこの動作を示す。第３の実施例は
第１の実施例のコンパレータ３２、３３の入力と参照電
圧発生手段３４を少し変えた他は第１の実施例と同一で
ある。従って、変更点のみ説明する。
ィスク装置の一部及びこの動作を示す。第３の実施例は
第１の実施例のコンパレータ３２、３３の入力と参照電
圧発生手段３４を少し変えた他は第１の実施例と同一で
ある。従って、変更点のみ説明する。
【００３１】図１３のライン１７ａ、１７ｂは図１の差
動増幅回路１６の出力ライン１７ａ、１７ｂと同一のも
のを示す。２つのコンパレータ３２、３３の一方の入力
端子にはこのライン１７ａ、１７ｂが直接に接続されず
に直流バイアス加算用差動増幅回路９０を介して接続さ
れている。この出力ライン９１、９２には図１４（Ａ）
（Ｂ）に示す正相及び逆相のバイアス加算波形が得られ
る。参照電圧発生手段３４′は差動増幅器９３と全波整
流回路９４と、バイアス付加回路９５とを図１の参照電
圧発生回路３４に加えることによって構成されている。
差動増幅器９３はライン９１、９２に接続され、図１４
（Ａ）（Ｂ）の波形の差の出力を形成する。これが全波
整流され更にバイアス付加回路９５を通って端子３６に
加えられると、分圧点３５に図１４（Ｃ）に示す交流分
を含む参照電圧が得られる。この参照電圧は図１と同様
にスイッチＳ1 でＬ11又はＬ12に切換えられる。参照電
圧Ｌ11、Ｌ12、の切換えが行われると、コンパレータ３
２、３３のゲートパルス発生条件が変化し、第１の実施
例と同様な作用効果が得られる。なお、図１３では第３
の抵抗Ｒ3 が第２の抵抗Ｒ2 にスイッチＳ1 を介して並
列に接続される。
動増幅回路１６の出力ライン１７ａ、１７ｂと同一のも
のを示す。２つのコンパレータ３２、３３の一方の入力
端子にはこのライン１７ａ、１７ｂが直接に接続されず
に直流バイアス加算用差動増幅回路９０を介して接続さ
れている。この出力ライン９１、９２には図１４（Ａ）
（Ｂ）に示す正相及び逆相のバイアス加算波形が得られ
る。参照電圧発生手段３４′は差動増幅器９３と全波整
流回路９４と、バイアス付加回路９５とを図１の参照電
圧発生回路３４に加えることによって構成されている。
差動増幅器９３はライン９１、９２に接続され、図１４
（Ａ）（Ｂ）の波形の差の出力を形成する。これが全波
整流され更にバイアス付加回路９５を通って端子３６に
加えられると、分圧点３５に図１４（Ｃ）に示す交流分
を含む参照電圧が得られる。この参照電圧は図１と同様
にスイッチＳ1 でＬ11又はＬ12に切換えられる。参照電
圧Ｌ11、Ｌ12、の切換えが行われると、コンパレータ３
２、３３のゲートパルス発生条件が変化し、第１の実施
例と同様な作用効果が得られる。なお、図１３では第３
の抵抗Ｒ3 が第２の抵抗Ｒ2 にスイッチＳ1 を介して並
列に接続される。
【００３２】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図３のＭＭＶ２９、３０の代りに、微分回路を
設けてコンパレータ２５、２６の出力パルスの前縁に同
期したパルスを形成することができる。また、図３の微
分回路１８を独立した２つの正相及び逆相用微分回路と
することができる。 （２） 図１、図１１及び図１３の参照電圧発生手段３
４、３４ａ、３４' を、図１５に示すようにディジタル
参照電圧発生回路８０とＤＡＣ（ディジタル・アナログ
変換器）８１との組み合せによって構成し、リトライ時
にディジタル参照電圧を変えてＤＡＣ８１の出力電圧
（参照電圧）を変えることができる。 （３） 図１３の参照電圧発生手段３４' の分圧回路の
スイッチＳ1 の代りに図１６に示すインバ−タ８２を使
用することができる。 （４） 参照電圧を３段以上に切換えることができる。 （５） 各実施例において増幅回路１６の出力波形及び
微分回路１８の出力波形が直流２Ｖの基準電圧レベルを
中心に上下に振動するように示されているが、正負両方
の電源を有する場合にはゼロボルトを基準電圧として振
動させてもよい。 （６） ＥＣＣデ−タの代りにＣＲ
Ｃデ−タとパリティチェックビットとを使用してエラ−
チェック及び訂正をしてもよい。 （７） 本発明を光磁気ディスク装置、フロッピイディ
スク装置等にも適用することができる。
く、例えば次の変形が可能なものである。 （１） 図３のＭＭＶ２９、３０の代りに、微分回路を
設けてコンパレータ２５、２６の出力パルスの前縁に同
期したパルスを形成することができる。また、図３の微
分回路１８を独立した２つの正相及び逆相用微分回路と
することができる。 （２） 図１、図１１及び図１３の参照電圧発生手段３
４、３４ａ、３４' を、図１５に示すようにディジタル
参照電圧発生回路８０とＤＡＣ（ディジタル・アナログ
変換器）８１との組み合せによって構成し、リトライ時
にディジタル参照電圧を変えてＤＡＣ８１の出力電圧
（参照電圧）を変えることができる。 （３） 図１３の参照電圧発生手段３４' の分圧回路の
スイッチＳ1 の代りに図１６に示すインバ−タ８２を使
用することができる。 （４） 参照電圧を３段以上に切換えることができる。 （５） 各実施例において増幅回路１６の出力波形及び
微分回路１８の出力波形が直流２Ｖの基準電圧レベルを
中心に上下に振動するように示されているが、正負両方
の電源を有する場合にはゼロボルトを基準電圧として振
動させてもよい。 （６） ＥＣＣデ−タの代りにＣＲ
Ｃデ−タとパリティチェックビットとを使用してエラ−
チェック及び訂正をしてもよい。 （７） 本発明を光磁気ディスク装置、フロッピイディ
スク装置等にも適用することができる。
【図１】本発明の第１の実施例に係わる固定磁気ディス
ク装置を示すブロック図である。
ク装置を示すブロック図である。
【図２】ディスク上のトラックのフォーマットを概略的
に示す図である。
に示す図である。
【図３】図１の微分回路及びピーク検出パルス形成回路
を詳しく示す図である。
を詳しく示す図である。
【図４】図１の制御回路を概略的に示すブロック図であ
る。
る。
【図５】図１のＡ〜Ｊ点の電圧を示す波形図である。
【図６】図３のＡ〜Ｇ点の電圧を示す波形図である。
【図７】図１のゲートパルス用の２つのコンパレータの
入力及び出力を示す波形図である。
入力及び出力を示す波形図である。
【図８】読み取り出力波形に低振幅部分を含む場合の図
１の正相用コンパレータの入力及び出力とリードパルス
を示す波形図である。
１の正相用コンパレータの入力及び出力とリードパルス
を示す波形図である。
【図９】読み取り出力波形に擬似ピークが含まれている
時の正相用コンパレータの入力及び出力とリードパルス
を示す波形図である。
時の正相用コンパレータの入力及び出力とリードパルス
を示す波形図である。
【図１０】リ−ドエラ−検出の手順を示す図である。
【図１１】第２の実施例の固定磁気ディスク装置を示す
ブロック図である。
ブロック図である。
【図１２】図１１のＡ〜Ｄ点の電圧を示す波形図であ
る。
る。
【図１３】第３の実施例の固定磁気ディスク装置の一部
を示すブロック図である。
を示すブロック図である。
【図１４】図１３のＡ〜Ｅ点の電圧を示す波形図であ
る。
る。
【図１５】変形例の参照電圧発生手段を示す回路図であ
る。
る。
【図１６】別の変形例の参照電圧発生手段を示す回路図
である。
である。
３２、３３ コンパレータ ３４ 参照電圧発生手段 Ｓ1 スイッチ
Claims (2)
- 【請求項１】 複数のセクタを含むトラックにデ−タが
書き込まれている記録媒体ディスクから前記デ−タを読
み取るためのディスク装置であって、 前記ディスクの回転手段と、 前記ディスクに書き込まれた前記デ−タを読み取るため
の読み取り手段と、 前記読み取り手段に結合され、前記読み取り手段から得
られた読み取り出力波形を微分する微分回路と、 前記微分回路に結合され、前記微分回路から得られた微
分出力がこの微分出力の最大値と最小値とのほぼ中間の
基準電圧レベルを横切る時点に同期して前記読み取り出
力波形のピークを示すピーク検出パルスを形成するピー
ク検出パルス形成回路と、 前記読み取り手段から得られた正常の読み取り出力波形
におけるピークレベルと前記基準電圧レベルとの間に設
定された電圧レベルの異なる複数の参照電圧を選択的に
発生する参照電圧発生手段と、 一方の入力端子が前記信号読み取り手段に結合され、他
方の入力端子が前記参照電圧発生手段に結合された電圧
比較手段と、 前記ピーク検出パルス形成回路と前記電圧比較手段とに
結合され、前記電圧比較手段から得られた前記読み取り
出力波形が前記参照電圧を横切っていることを示す出力
パルスの期間に前記ピーク検出パルスが位置している時
にのみ前記ピーク検出パルスに対応するリードパルスを
出力するように形成されたリードパルス形成手段と、 前記リードパルス形成手段に結合され、前記リードパル
スに基づいて前記デ−タがエラ−なく読み取られたか否
かを検出するエラ−検出手段と、 前記エラ−検出手段から得られたエラ−を示す信号に応
答して少なくともエラ−が生じたセクタのデ−タの再読
み取りを行ように前記読み取り手段による走査を制御し
且つ前記再読み取り時に前記参照電圧が前記読み取り出
力波形を横切る時間幅が長くなるように前記参照電圧の
レベルを制御する制御手段とを備えたディスク装置。 - 【請求項２】 前記ディスクは磁気ディスクであり、 前記読み取り手段は磁気ヘッドとこの磁気ヘッドから差
動信号を出力する手段とから成り、 前記微分回路は前記差動信号出力手段から得られた正相
読み取り出力と逆相読み取り出力との微分出力をそれぞ
れ形成して出力する第１及び第２の出力端子を有する回
路であり、 前記ピーク検出パルス形成回路は、前記基準電圧レベル
を付与するためのピーク検出用基準電圧レベル付与手段
と、前記第１の出力端子と前記ピーク検出用基準電圧レ
ベル付与手段とに結合された第１のピーク検出用コンパ
レータと、前記第２の出力端子と前記ビーク検出用基準
電圧レベル付与手段とに結合された第２のピーク検出用
コンパレータと、前記第１及び第２のピーク検出用コン
パレータに結合され、前記第１及び第２のピーク検出用
コンパレータの出力パルスの前縁に同期して前記正相及
び逆相の読み取り出力のピークを示すピーク検出パルス
を発生するピーク検出パルス発生回路とから成るもので
あり、 前記電圧比較手段は、一方の入力端子が前記差動信号出
力手段の正相出力端子に結合され、他方の入力端子が前
記参照電圧発生手段に結合された正相用コンパレータ
と、一方の入力端子が前記差動信号出力手段の逆相出力
端子に結合され、他方の入力端子が前記参照電圧発生手
段に結合された逆相用コンパレータとから成ることを特
徴とする請求項１記載のディスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24421492A JPH0684119A (ja) | 1992-08-20 | 1992-08-20 | ディスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24421492A JPH0684119A (ja) | 1992-08-20 | 1992-08-20 | ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684119A true JPH0684119A (ja) | 1994-03-25 |
Family
ID=17115451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24421492A Pending JPH0684119A (ja) | 1992-08-20 | 1992-08-20 | ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281167B1 (en) * | 1999-03-08 | 2001-08-28 | Shunichi Takano | Thermal Transfer image-receiving paper |
| WO2002094581A1 (en) | 2001-05-22 | 2002-11-28 | Micyte Limited | Image transfer apparatus and method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601656A (ja) * | 1983-06-17 | 1985-01-07 | Fujitsu Ltd | 磁気記録再生装置 |
| JPS6262405A (ja) * | 1985-09-13 | 1987-03-19 | Canon Electronics Inc | 波形整形装置 |
| JPH02198008A (ja) * | 1989-01-25 | 1990-08-06 | Fuji Xerox Co Ltd | ディスク記憶装置の復調方法及び復調回路 |
| JPH02244409A (ja) * | 1989-03-16 | 1990-09-28 | Nec Corp | 磁気テープ装置 |
| JPH0378311A (ja) * | 1989-08-22 | 1991-04-03 | Fujitsu Ltd | データ復調回路 |
-
1992
- 1992-08-20 JP JP24421492A patent/JPH0684119A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601656A (ja) * | 1983-06-17 | 1985-01-07 | Fujitsu Ltd | 磁気記録再生装置 |
| JPS6262405A (ja) * | 1985-09-13 | 1987-03-19 | Canon Electronics Inc | 波形整形装置 |
| JPH02198008A (ja) * | 1989-01-25 | 1990-08-06 | Fuji Xerox Co Ltd | ディスク記憶装置の復調方法及び復調回路 |
| JPH02244409A (ja) * | 1989-03-16 | 1990-09-28 | Nec Corp | 磁気テープ装置 |
| JPH0378311A (ja) * | 1989-08-22 | 1991-04-03 | Fujitsu Ltd | データ復調回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281167B1 (en) * | 1999-03-08 | 2001-08-28 | Shunichi Takano | Thermal Transfer image-receiving paper |
| WO2002094581A1 (en) | 2001-05-22 | 2002-11-28 | Micyte Limited | Image transfer apparatus and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5612933A (en) | Apparatus for reproducing recorded information with error detection and correction processing | |
| US5150050A (en) | Adaptive variable threshold qualification level circuit for signal processing in disk drives | |
| US4611319A (en) | Disc drive control system | |
| US5790613A (en) | Cycle slip detector and phase locked loop circuit and digital signal reproducing apparatus using the same | |
| US5442492A (en) | Data recovery procedure using DC offset and gain control for timing loop compensation for partial-response data detection | |
| US6442117B1 (en) | Reading/reproducing apparatus having retry arrangement upon failed reading/writing of a signal | |
| US5247254A (en) | Data recording system incorporating flaw detection circuitry | |
| US5483393A (en) | Disk drive having head positioning servo with improved servo read signal processing using median servo burst peak magnitudes | |
| JP2999684B2 (ja) | 光学ディスクの記録制御方法および光学ディスク装置 | |
| US7830630B2 (en) | Circuit and method for detecting the phase of a servo signal | |
| US5831951A (en) | Method and apparatus for controlling a slice signal in the reproduction information recorded in an optical disk | |
| US5590106A (en) | Disc player having a plurality of reading means for reading information on a disc | |
| KR940011378B1 (ko) | 정보재생회로 | |
| JPH0684119A (ja) | ディスク装置 | |
| US5412632A (en) | Information reproducing apparatus with a DC level correcting capability | |
| US5142514A (en) | Apparatus and method for verification of data established on a record carrier during write | |
| JPH02149932A (ja) | 光ディスク読取装置 | |
| JPH0668609A (ja) | ディスク装置 | |
| JP3067529B2 (ja) | 光ディスク装置 | |
| JPH0955015A (ja) | 光ディスク再生装置 | |
| JPH06176503A (ja) | ディスク装置 | |
| JP2865966B2 (ja) | 記録媒体の信号再生方法 | |
| JP2501915B2 (ja) | 光記録再生装置 | |
| JPH05114252A (ja) | 磁気デイスク装置 | |
| JP3674544B2 (ja) | 光ディスク再生装置 |