JPH0684399A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH0684399A JPH0684399A JP4134584A JP13458492A JPH0684399A JP H0684399 A JPH0684399 A JP H0684399A JP 4134584 A JP4134584 A JP 4134584A JP 13458492 A JP13458492 A JP 13458492A JP H0684399 A JPH0684399 A JP H0684399A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000001133 acceleration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 5
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- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】
【目的】加速試験時、メモリセルアレイにストレスが加
ったかどうかを判別できるようにする。 【構成】ワード線駆動回路４にワード線駆動信号ＲＡが
伝達されるべきタイミングに伝達されたか否かを判定す
る動作判定回路２を設ける。この判定結果を記憶するヒ
ューズＦ１を備えた判定結果記憶回路８を設ける。ヒュ
ーズＦ１の状態を特定の端子ＴＭＯから読出すトランス
ファゲートＴＧ１を判定結果記憶回路８内に設ける。
ったかどうかを判別できるようにする。 【構成】ワード線駆動回路４にワード線駆動信号ＲＡが
伝達されるべきタイミングに伝達されたか否かを判定す
る動作判定回路２を設ける。この判定結果を記憶するヒ
ューズＦ１を備えた判定結果記憶回路８を設ける。ヒュ
ーズＦ１の状態を特定の端子ＴＭＯから読出すトランス
ファゲートＴＧ１を判定結果記憶回路８内に設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に電源電圧を通常の動作電圧より上げて加速試験を行
なう半導体記憶回路に関する。
特に電源電圧を通常の動作電圧より上げて加速試験を行
なう半導体記憶回路に関する。
【０００２】
【従来の技術】従来の半導体記憶回路は、一例として図
３に示すように、行，列マトリクス状に配列された複数
のメモリセルＭＣ、選択レベルのときこれらメモリセル
ＭＣを行単位で選択状態とする複数のワード線ＷＬ、及
び複数のメモリセルＭＣのうちの選択状態のメモリセル
のデータを列ごとに伝達する複数のビット線ＢＬを備え
たメモリセルアレイ５と、遅延素子Ｄ１及びインバータ
ＩＶ１を備え、行アドレス制御信号ＲＡＳを所定の時間
遅延しかつレベル反転してワード線ＷＬを選択レベルに
駆動するためのワード線駆動信号ＲＡを発生する駆動信
号発生回路１と、行アドレス信号ＡＤに従って複数のワ
ード線ＷＬのうちの所定のワード線を指定，選択するた
めのワード線選択信号ＷＳを発生する行アドレスデコー
ダ３と、インバータＩＶ３及びトランジスタＱ１，Ｑ２
を備え、ワード線駆動信号を受けてワード線選択信号Ｗ
Ｓにより指定，選択されたワード線ＷＬをワード線駆動
信号ＲＡによる選択レベルに駆動するワード線駆動回路
４と、メモリセルＭＣから読出されたデータを外部へ出
力する出力回路６と、この出力回路６からのデータや行
アドレス信号ＡＤ、行アドレス制御信号ＲＡＳ等の信号
を入出力する端子（ＴＭＯ等）とを有する構成となって
いる。
３に示すように、行，列マトリクス状に配列された複数
のメモリセルＭＣ、選択レベルのときこれらメモリセル
ＭＣを行単位で選択状態とする複数のワード線ＷＬ、及
び複数のメモリセルＭＣのうちの選択状態のメモリセル
のデータを列ごとに伝達する複数のビット線ＢＬを備え
たメモリセルアレイ５と、遅延素子Ｄ１及びインバータ
ＩＶ１を備え、行アドレス制御信号ＲＡＳを所定の時間
遅延しかつレベル反転してワード線ＷＬを選択レベルに
駆動するためのワード線駆動信号ＲＡを発生する駆動信
号発生回路１と、行アドレス信号ＡＤに従って複数のワ
ード線ＷＬのうちの所定のワード線を指定，選択するた
めのワード線選択信号ＷＳを発生する行アドレスデコー
ダ３と、インバータＩＶ３及びトランジスタＱ１，Ｑ２
を備え、ワード線駆動信号を受けてワード線選択信号Ｗ
Ｓにより指定，選択されたワード線ＷＬをワード線駆動
信号ＲＡによる選択レベルに駆動するワード線駆動回路
４と、メモリセルＭＣから読出されたデータを外部へ出
力する出力回路６と、この出力回路６からのデータや行
アドレス信号ＡＤ、行アドレス制御信号ＲＡＳ等の信号
を入出力する端子（ＴＭＯ等）とを有する構成となって
いる。
【０００３】この半導体記憶回路において、特にメモリ
セルアレイ１にストレスを加える加速試験を行なう場
合、電源電圧（Ｖｃｃ）を通常の動作電源電圧例えば
５．０Ｖから７．０Ｖ以上に上げて行なう。
セルアレイ１にストレスを加える加速試験を行なう場
合、電源電圧（Ｖｃｃ）を通常の動作電源電圧例えば
５．０Ｖから７．０Ｖ以上に上げて行なう。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
回路は、メモリセルアレイ等の加速試験を行なう場合、
各部に供給される電源電圧を通常の動作電源電圧より上
げて行なう構成となっているので、例えばメモリセルア
レイ１のワード線ＷＬにワード線駆動信号ＲＡによる選
択レベルの電圧が印加されなかったときにはメモリセル
アレイ１にストレスが加わらないで加速試験が済んでし
まうが、このストレスが加ったかどうかを確認できない
まま次の工程に進んでしまうという問題点があった。
回路は、メモリセルアレイ等の加速試験を行なう場合、
各部に供給される電源電圧を通常の動作電源電圧より上
げて行なう構成となっているので、例えばメモリセルア
レイ１のワード線ＷＬにワード線駆動信号ＲＡによる選
択レベルの電圧が印加されなかったときにはメモリセル
アレイ１にストレスが加わらないで加速試験が済んでし
まうが、このストレスが加ったかどうかを確認できない
まま次の工程に進んでしまうという問題点があった。
【０００５】本発明の目的は、加速試験の際、メモリセ
ルアレイにストレスが加ったかどうかを判別することが
できる半導体記憶回路を提供することにある。
ルアレイにストレスが加ったかどうかを判別することが
できる半導体記憶回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶回路
は、行，列マトリクス状に配列された複数のメモリセ
ル、選択レベルのときこれらメモリセルを行単位で選択
状態とする複数のワード線、及び前記複数のメモリセル
のうちの選択状態のメモリセルのデータを列ごとに伝達
する複数のビット線を備えたメモリセルアレイと、前記
ワード線を選択レベルに駆動するためのワード線駆動信
号を発生する駆動信号発生回路と、前記ワード線駆動信
号を受け行アドレス信号により指定された前記ワード線
を前記ワード線駆動信号による選択レベルに駆動するワ
ード線駆動回路と、このワード線駆動回路に前記ワード
線駆動信号が伝達されるタイミングに選択レベルの前記
ワード線駆動信号が伝達されないときアクティブレベル
となる動作判定信号を発生する動作判定回路と、前記ア
ドレス信号及びデータを含む各種信号を入出力する複数
の端子と、電源電圧が所定のレベルを越えるとアクティ
ブレベルとなる電源電圧判別信号を出力する電源電圧判
別回路と、第１及び第２の状態に設定できかつ設定状態
を保持するプログラム素子を備えテストモード時、前記
動作判定信号及び電源電圧判別信号が共にアクティブレ
ベルのとき前記プログラム素子を第１の状態に、少なく
とも何れか一方がインアクティブレベルのとき第２の状
態に設定し、かつテストモード時、前記プログラム素子
の状態を前記複数の端子のうちの特定の端子に伝達する
判定結果記憶回路とを有している。
は、行，列マトリクス状に配列された複数のメモリセ
ル、選択レベルのときこれらメモリセルを行単位で選択
状態とする複数のワード線、及び前記複数のメモリセル
のうちの選択状態のメモリセルのデータを列ごとに伝達
する複数のビット線を備えたメモリセルアレイと、前記
ワード線を選択レベルに駆動するためのワード線駆動信
号を発生する駆動信号発生回路と、前記ワード線駆動信
号を受け行アドレス信号により指定された前記ワード線
を前記ワード線駆動信号による選択レベルに駆動するワ
ード線駆動回路と、このワード線駆動回路に前記ワード
線駆動信号が伝達されるタイミングに選択レベルの前記
ワード線駆動信号が伝達されないときアクティブレベル
となる動作判定信号を発生する動作判定回路と、前記ア
ドレス信号及びデータを含む各種信号を入出力する複数
の端子と、電源電圧が所定のレベルを越えるとアクティ
ブレベルとなる電源電圧判別信号を出力する電源電圧判
別回路と、第１及び第２の状態に設定できかつ設定状態
を保持するプログラム素子を備えテストモード時、前記
動作判定信号及び電源電圧判別信号が共にアクティブレ
ベルのとき前記プログラム素子を第１の状態に、少なく
とも何れか一方がインアクティブレベルのとき第２の状
態に設定し、かつテストモード時、前記プログラム素子
の状態を前記複数の端子のうちの特定の端子に伝達する
判定結果記憶回路とを有している。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の一実施例を示す回路図であ
る。
る。
【０００９】この実施例が図３に示された従来の半導体
記憶回路と相違する点は、行アドレス制御信号ＲＡＳを
ワード線駆動回路１と同一時間遅延させる遅延素子Ｄ
２、この遅延素子Ｄ２の出力信号とワード線駆動信号Ｒ
Ａとを入力する２入力ＮＯＲ型の論理ゲートＧ１、この
論理ゲートＧ１の出力信号と行アドレス制御信号ＲＡＳ
とを入力する２入力ＮＡＮＤ型の論理ゲートＧ２、及び
この論理ゲートＧ２の出力信号をレベル反転して動作判
定信号Ｚとして出力するインバータＩＶ２を備え、ワー
ド線駆動回路４にワード線駆動信号ＲＡが伝達されるタ
イミングに選択レベルのワード線駆動信号ＲＡが伝達さ
れないときアクティブレベルとなる動作判定信号Ｚを発
生する動作判定回路２と、ダイオード接続のトランジス
タＱ３〜Ｑ５、抵抗Ｒ１、及びインバータＩＶ４，ＩＶ
５を備え、電源電圧Ｖｃｃが所定のレベル（例えば７
Ｖ）を越えるとアクティブレベルとなる電源電圧判別信
号ＯＶを出力する電源電圧判別回路７と、動作判定信号
Ｚと電源電圧判別信号ＯＶとを入力する２入力ＮＡＮＤ
型の論理ゲートＧ３、ゲートにこの論理ゲートＧ３の出
力信号を受けソースに電源電圧Ｖｃｃを受けるＰ型のト
ランジスタＱ６、ゲートとドレインに電源電圧Ｖｃｃを
受けるＮ型のトランジスタＱ７、テストモード信号ＴＭ
と電源電圧判別信号ＯＶとを入力する２入力ＮＡＮＤ型
の論理ゲートＧ４、この論理ゲートＧ４の出力信号をレ
ベル反転するインバータＩＶ７、ゲートにこのインバー
タＩＶ７の出力信号を受けドレインをトランジスタＱ６
ドレインとトランジスタＱ７のソースとに接続するＮ型
のトランジスタＱ８、このトランジスタＱ８のソースと
接地電位点との間に接続されたヒューズＦ１、テストモ
ード信号ＴＭをレベル反転するインバータＩＶ６、及び
このインバータＩＶ６の出力信号とテストモード信号Ｔ
Ｍとによりオン、オフ制御されるトランスファゲートＴ
Ｇ１を備え、テストモード時（テストモード信号ＴＭア
クティブレベル時）、動作判定信号Ｚ及び電源電圧判別
信号ＯＶが共にアクティブレベルのときヒューズＦ１を
切断状態の第１の状態に、少なくとも何れか一方がイン
アクティブレベルのとき非切断状態の第２の状態に設定
し、かつテストモード時、ヒューズＦ１の状態を複数の
端子のうちの特定の端子ＴＭＯに伝達する判定結果記憶
回路８とを設けた点にある。
記憶回路と相違する点は、行アドレス制御信号ＲＡＳを
ワード線駆動回路１と同一時間遅延させる遅延素子Ｄ
２、この遅延素子Ｄ２の出力信号とワード線駆動信号Ｒ
Ａとを入力する２入力ＮＯＲ型の論理ゲートＧ１、この
論理ゲートＧ１の出力信号と行アドレス制御信号ＲＡＳ
とを入力する２入力ＮＡＮＤ型の論理ゲートＧ２、及び
この論理ゲートＧ２の出力信号をレベル反転して動作判
定信号Ｚとして出力するインバータＩＶ２を備え、ワー
ド線駆動回路４にワード線駆動信号ＲＡが伝達されるタ
イミングに選択レベルのワード線駆動信号ＲＡが伝達さ
れないときアクティブレベルとなる動作判定信号Ｚを発
生する動作判定回路２と、ダイオード接続のトランジス
タＱ３〜Ｑ５、抵抗Ｒ１、及びインバータＩＶ４，ＩＶ
５を備え、電源電圧Ｖｃｃが所定のレベル（例えば７
Ｖ）を越えるとアクティブレベルとなる電源電圧判別信
号ＯＶを出力する電源電圧判別回路７と、動作判定信号
Ｚと電源電圧判別信号ＯＶとを入力する２入力ＮＡＮＤ
型の論理ゲートＧ３、ゲートにこの論理ゲートＧ３の出
力信号を受けソースに電源電圧Ｖｃｃを受けるＰ型のト
ランジスタＱ６、ゲートとドレインに電源電圧Ｖｃｃを
受けるＮ型のトランジスタＱ７、テストモード信号ＴＭ
と電源電圧判別信号ＯＶとを入力する２入力ＮＡＮＤ型
の論理ゲートＧ４、この論理ゲートＧ４の出力信号をレ
ベル反転するインバータＩＶ７、ゲートにこのインバー
タＩＶ７の出力信号を受けドレインをトランジスタＱ６
ドレインとトランジスタＱ７のソースとに接続するＮ型
のトランジスタＱ８、このトランジスタＱ８のソースと
接地電位点との間に接続されたヒューズＦ１、テストモ
ード信号ＴＭをレベル反転するインバータＩＶ６、及び
このインバータＩＶ６の出力信号とテストモード信号Ｔ
Ｍとによりオン、オフ制御されるトランスファゲートＴ
Ｇ１を備え、テストモード時（テストモード信号ＴＭア
クティブレベル時）、動作判定信号Ｚ及び電源電圧判別
信号ＯＶが共にアクティブレベルのときヒューズＦ１を
切断状態の第１の状態に、少なくとも何れか一方がイン
アクティブレベルのとき非切断状態の第２の状態に設定
し、かつテストモード時、ヒューズＦ１の状態を複数の
端子のうちの特定の端子ＴＭＯに伝達する判定結果記憶
回路８とを設けた点にある。
【００１０】次にこの実施例の動作について説明する。
図２（Ａ），（Ｂ）はこの実施例の動作を説明するため
の各部信号の波形図である。
図２（Ａ），（Ｂ）はこの実施例の動作を説明するため
の各部信号の波形図である。
【００１１】ワード線駆動信号ＲＡと遅延素子Ｄ２の出
力信号（節点Ｎ１の信号）とはちょうどレベルが反転し
た関係となっているので、論理ゲートＧ１の出力は常に
低レベル（Ｌ）のインアクティブレベルとなっている。
すなわち、ワード線駆動信号ＲＡが正常に伝達されてい
れば動作判別信号Ｚは常にインアクティブレベルとなっ
ている（図２（Ａ））。
力信号（節点Ｎ１の信号）とはちょうどレベルが反転し
た関係となっているので、論理ゲートＧ１の出力は常に
低レベル（Ｌ）のインアクティブレベルとなっている。
すなわち、ワード線駆動信号ＲＡが正常に伝達されてい
れば動作判別信号Ｚは常にインアクティブレベルとなっ
ている（図２（Ａ））。
【００１２】ここで、何らかの原因でワード線駆動回路
４にワード線駆動信号ＲＡが伝達されなかったとすると
（図２（Ｂ））、論理ゲートＧ１を遅延素子Ｄ１の出力
信号が通過してレベル反転し、論理ゲートＧ２及びイン
バータＩＶ２の出力にはこの論理ゲートＧ２の入力端の
信号の遅延時間差だけアクティブレベルとなるパルスが
発生する。すなわち、ワード線駆動回路４とワード線駆
動信号ＲＡが伝達されるタイミングに、ワード線駆動信
号ＲＡが正常に伝達されなければ、所定の期間アクティ
ブレベルとなる動作判定信号Ｚが出力される。
４にワード線駆動信号ＲＡが伝達されなかったとすると
（図２（Ｂ））、論理ゲートＧ１を遅延素子Ｄ１の出力
信号が通過してレベル反転し、論理ゲートＧ２及びイン
バータＩＶ２の出力にはこの論理ゲートＧ２の入力端の
信号の遅延時間差だけアクティブレベルとなるパルスが
発生する。すなわち、ワード線駆動回路４とワード線駆
動信号ＲＡが伝達されるタイミングに、ワード線駆動信
号ＲＡが正常に伝達されなければ、所定の期間アクティ
ブレベルとなる動作判定信号Ｚが出力される。
【００１３】また、テストモードに入り（テストモード
信号ＴＭがアクティブレベル）、加速試験状態となると
電源電圧Ｖｃｃが７．０Ｖ以上に上げられる。すると電
源電圧判別回路７から高レベル（アクティブレベル）の
電源電圧判別信号ＯＶが出力される。
信号ＴＭがアクティブレベル）、加速試験状態となると
電源電圧Ｖｃｃが７．０Ｖ以上に上げられる。すると電
源電圧判別回路７から高レベル（アクティブレベル）の
電源電圧判別信号ＯＶが出力される。
【００１４】従って、テストモードにおける加速試験状
態のとき、ワード線駆動回路４にワード線駆動信号ＲＡ
が伝達されるべきタイミングにその伝達がなければ、判
定結果記憶回路８の論理ゲートＧ３の出力は、動作判定
信号Ｚのアクティブレベルと同期して低レベルとなりト
ランジスタＱ６はオンとなり、このとき論理ゲートＧ
４、インバータＩＶ７によりトランジスタＱ６、Ｑ８を
介してヒューズＦ１に電流が流れこれを切断する。
態のとき、ワード線駆動回路４にワード線駆動信号ＲＡ
が伝達されるべきタイミングにその伝達がなければ、判
定結果記憶回路８の論理ゲートＧ３の出力は、動作判定
信号Ｚのアクティブレベルと同期して低レベルとなりト
ランジスタＱ６はオンとなり、このとき論理ゲートＧ
４、インバータＩＶ７によりトランジスタＱ６、Ｑ８を
介してヒューズＦ１に電流が流れこれを切断する。
【００１５】一方、ワード線駆動回路４に正常にワード
線駆動信号ＲＡが伝達されていれば動作判定信号Ｚは常
にインアクティブレベルであるのでトランジスタＱ６は
オフとなっており、トランジスタＱ７のオン抵抗をヒュ
ーズＦ１が切断されない程度に十分大きく設定しておけ
ば、ヒェーズＦ１は切断されない。
線駆動信号ＲＡが伝達されていれば動作判定信号Ｚは常
にインアクティブレベルであるのでトランジスタＱ６は
オフとなっており、トランジスタＱ７のオン抵抗をヒュ
ーズＦ１が切断されない程度に十分大きく設定しておけ
ば、ヒェーズＦ１は切断されない。
【００１６】このヒューズＦ１が切断状態にあるか非切
断状態にあるかは、テストモード信号ＴＭをアクティブ
レベルにし電流電圧Ｖｃｃを７．０Ｖ以上に上げること
により、トランスファゲートＴＧ１及びトランジスタＱ
８をオンにし、端子ＴＭＯから知ることができる。すな
わち、トランジスタＱ６は通常はオフとなっているが
（動作判定信号Ｚがアクティブレベルのわずかな期間だ
けオン）、高抵抗ながらトランジスタＱ７は常にオンと
なっているので、ヒューズＦ１が切断状態であれば、端
子ＴＭＯは電流電圧Ｖｃｃレベル、非切断状態であれば
接地電位レベルとなる。
断状態にあるかは、テストモード信号ＴＭをアクティブ
レベルにし電流電圧Ｖｃｃを７．０Ｖ以上に上げること
により、トランスファゲートＴＧ１及びトランジスタＱ
８をオンにし、端子ＴＭＯから知ることができる。すな
わち、トランジスタＱ６は通常はオフとなっているが
（動作判定信号Ｚがアクティブレベルのわずかな期間だ
けオン）、高抵抗ながらトランジスタＱ７は常にオンと
なっているので、ヒューズＦ１が切断状態であれば、端
子ＴＭＯは電流電圧Ｖｃｃレベル、非切断状態であれば
接地電位レベルとなる。
【００１７】こうして、加速試験時にワード線駆動回路
４に正常にワード線駆動信号ＲＡが伝達されたかどう
か、すなわちメモリセルアルイ１にストレスが加ったか
どうかを判定することができる。
４に正常にワード線駆動信号ＲＡが伝達されたかどう
か、すなわちメモリセルアルイ１にストレスが加ったか
どうかを判定することができる。
【００１８】なお、この実施例において、トランジスタ
Ｑ６をＰ型としたが、Ｎ型としてもよく、この場合は論
理ゲートＧ３の出力信号をインバータによりレベル反転
してＮ型のトランジスタＱ６のゲートに印加すればよ
い。
Ｑ６をＰ型としたが、Ｎ型としてもよく、この場合は論
理ゲートＧ３の出力信号をインバータによりレベル反転
してＮ型のトランジスタＱ６のゲートに印加すればよ
い。
【００１９】
【発明の効果】以上説明したように本発明は、ワード線
駆動回路にワード線駆動信号が伝達されるべきタイミン
グにこのワード線駆動信号が伝達されたかどうかを判定
してこの判定結果を記憶すると共にこの記憶内容を特定
の端子から読出せる構成とすることにより、加速試験
時、メモリセルアレイにストレスが加ったかどうかを判
別することができる効果がある。
駆動回路にワード線駆動信号が伝達されるべきタイミン
グにこのワード線駆動信号が伝達されたかどうかを判定
してこの判定結果を記憶すると共にこの記憶内容を特定
の端子から読出せる構成とすることにより、加速試験
時、メモリセルアレイにストレスが加ったかどうかを判
別することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体記憶回路の一例を示す回路図であ
る。
る。
１ 駆動信号発生回路 ２ 動作判定回路 ３ 行アドレスデコーダ ４ ワード線駆動回路 ５ メモリセルアレイ ６ 出力回路 ７ 電源電圧判別回路 ８ 判定結果記憶回路 ＢＬ ビット線 Ｄ１、Ｄ２ 遅延素子 Ｆ１ ヒューズ Ｇ１〜Ｇ４ 論理ゲート ＩＶ１〜ＩＶ７ インバータ ＭＣ メモリセル Ｑ１〜Ｑ８ トランジスタ ＴＧ１ トランスファゲート ＷＬ ワード線
Claims (3)
- 【請求項１】 行，列マトリクス状に配列された複数の
メモリセル、選択レベルのときこれらメモリセルを行単
位で選択状態とする複数のワード線、及び前記複数のメ
モリセルのうちの選択状態のメモリセルのデータを列ご
とに伝達する複数のビット線を備えたメモリセルアレイ
と、前記ワード線を選択レベルに駆動するためのワード
線駆動信号を発生する駆動信号発生回路と、前記ワード
線駆動信号を受け行アドレス信号により指定された前記
ワード線を前記ワード線駆動信号による選択レベルに駆
動するワード線駆動回路と、このワード線駆動回路に前
記ワード線駆動信号が伝達されるタイミングに選択レベ
ルの前記ワード線駆動信号が伝達されないときアクティ
ブレベルとなる動作判定信号を発生する動作判定回路
と、前記アドレス信号及びデータを含む各種信号を入出
力する複数の端子と、電源電圧が所定のレベルを越える
とアクティブレベルとなる電源電圧判別信号を出力する
電源電圧判別回路と、第１及び第２の状態に設定できか
つ設定状態を保持するプログラム素子を備えテストモー
ド時、前記動作判定信号及び電源電圧判別信号が共にア
クティブレベルのとき前記プログラム素子を第１の状態
に、少なくとも何れか一方がインアクティブレベルのと
き第２の状態に設定し、かつテストモード時、前記プロ
グラム素子の状態を前記複数の端子のうちの特定の端子
に伝達する判定結果記憶回路とを有することを特徴とす
る半導体記憶回路。 - 【請求項２】 プログラム素子がヒューズで形成され、
このヒューズを切断状態，非切断状態とすることにより
第１，第２の状態を設定するようにした請求項１記載の
半導体記憶回路。 - 【請求項３】 ワード線駆動回路が、行アドレス制御信
号を所定の時間遅延しかつレベル反転させてワード線駆
動信号とする回路であり、動作判定回路が、前記行アド
レス制御信号を前記ワード線駆動回路と同一時間遅延さ
せる遅延素子と、この遅延素子の出力信号と前記ワード
線駆動信号とを入力する２入力ＮＯＲゲートと、この２
入力ＮＯＲゲートの出力信号と前記行アドレス制御信号
とを入力する２入力ＮＡＮＤゲートと、この２入力ＮＡ
ＮＤゲートの出力信号をレベル反転して動作判定信号と
して出力するインバータとを備えて構成された回路であ
る請求項１記載の半導体記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134584A JP2848117B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体記憶回路 |
| US08/067,980 US5463636A (en) | 1992-05-27 | 1993-05-27 | Semiconductor memory device with built-in confirmation unit for accelerating test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134584A JP2848117B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684399A true JPH0684399A (ja) | 1994-03-25 |
| JP2848117B2 JP2848117B2 (ja) | 1999-01-20 |
Family
ID=15131792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4134584A Expired - Lifetime JP2848117B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体記憶回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463636A (ja) |
| JP (1) | JP2848117B2 (ja) |
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