JPH0684941A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0684941A JPH0684941A JP25573892A JP25573892A JPH0684941A JP H0684941 A JPH0684941 A JP H0684941A JP 25573892 A JP25573892 A JP 25573892A JP 25573892 A JP25573892 A JP 25573892A JP H0684941 A JPH0684941 A JP H0684941A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- silicide
- gate
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ソース・ドレインの不純物拡散層にシリサイ
ドを設けたＭＩＳ型ＦＥＴの静電破壊耐性を改善する。 【構成】 一部に高融点金属のシリサイドを有するＭＩ
Ｓ型ＦＥＴのソース・ドレインの不純物拡散層４を、コ
ンタクト６とゲート３との間の少なくとも一部に平面方
向の幅寸法をゲート幅よりも小さくしたくびれた領域７
を設け、このくびれた領域７により不純物拡散層４の層
抵抗を大きくし、コンタクト６から侵入されるノイズを
減衰し、ＭＩＳ型ＦＥＴの破壊を防止する。
ドを設けたＭＩＳ型ＦＥＴの静電破壊耐性を改善する。 【構成】 一部に高融点金属のシリサイドを有するＭＩ
Ｓ型ＦＥＴのソース・ドレインの不純物拡散層４を、コ
ンタクト６とゲート３との間の少なくとも一部に平面方
向の幅寸法をゲート幅よりも小さくしたくびれた領域７
を設け、このくびれた領域７により不純物拡散層４の層
抵抗を大きくし、コンタクト６から侵入されるノイズを
減衰し、ＭＩＳ型ＦＥＴの破壊を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＩＳ型ＦＥＴの静電破壊耐性を改善した半導体装置に
関する。
ＭＩＳ型ＦＥＴの静電破壊耐性を改善した半導体装置に
関する。
【０００２】
【従来の技術】近年のＭＩＳ型ＦＥＴでは、ソース・ド
レインの寄生抵抗を低減したものが提案されている。例
えば、図３に示すように、半導体基板１にゲート絶縁膜
２及びゲート３を形成し、かつソース・ドレインの不純
物拡散層４を形成した後、これらソース・ドレインの不
純物拡散層４上に高融点金属のシリサイド、例えばチタ
ンシリサイド５を選択的に形成している。このチタンシ
リサイド５を形成することにより、ソース・ドレインの
不純物拡散層４の層抵抗はシリサイド無しのときの 100
Ω／□程度からシリサイド有りの数Ω／□程度へと１桁
から２桁程度小さくでき、ソース・ドレインでの寄生抵
抗を大幅に低減できる。
レインの寄生抵抗を低減したものが提案されている。例
えば、図３に示すように、半導体基板１にゲート絶縁膜
２及びゲート３を形成し、かつソース・ドレインの不純
物拡散層４を形成した後、これらソース・ドレインの不
純物拡散層４上に高融点金属のシリサイド、例えばチタ
ンシリサイド５を選択的に形成している。このチタンシ
リサイド５を形成することにより、ソース・ドレインの
不純物拡散層４の層抵抗はシリサイド無しのときの 100
Ω／□程度からシリサイド有りの数Ω／□程度へと１桁
から２桁程度小さくでき、ソース・ドレインでの寄生抵
抗を大幅に低減できる。
【０００３】ただし、ここで言う寄生抵抗とは、単にゲ
ートから配線との接続領域（コンタクト領域）までの拡
散抵抗と言うよりも平面上の形状によるものを指してい
る。即ち、図５に示すように、ＭＩＳ型ＦＥＴのソース
・ドレインのコンタクト６は一点に設けておき、あとの
空いた領域に配線を通すと半導体装置全体の集積度の向
上につながるが、ＭＩＳ型ＦＥＴのチャネル幅が大きく
なると、コンタクトを一点に設けただけではソース・ド
レインの寄生抵抗が大きくなるため、その寄生抵抗を下
げようと、高融点金属のシリサイドが用いられるのであ
る。
ートから配線との接続領域（コンタクト領域）までの拡
散抵抗と言うよりも平面上の形状によるものを指してい
る。即ち、図５に示すように、ＭＩＳ型ＦＥＴのソース
・ドレインのコンタクト６は一点に設けておき、あとの
空いた領域に配線を通すと半導体装置全体の集積度の向
上につながるが、ＭＩＳ型ＦＥＴのチャネル幅が大きく
なると、コンタクトを一点に設けただけではソース・ド
レインの寄生抵抗が大きくなるため、その寄生抵抗を下
げようと、高融点金属のシリサイドが用いられるのであ
る。
【０００４】
【発明が解決しようとする課題】このようなシリサイド
を設けたＭＩＳ型ＦＥＴでは、その静電破壊耐性が低い
という問題がある。図４はＰチャネルＭＯＳ型トランジ
スタＰＭＯＳと、ＮチャネルＭＯＳ型トランジスタＮＭ
ＯＳとで構成したＣＭＯＳ回路の出力段の駆動回路の一
例を示しているが、内部回路からの信号をゲートＧに接
続し、各トランジスタＰＭＯＳ，ＮＭＯＳのドレインＤ
が外部回路へ接続されている。このドレインＤに外部か
らパルス状の高電圧ノイズが入ってくると、ソース・ド
レインの不純物拡散層４にシリサイドのないＭＩＳ型Ｆ
ＥＴでは不純物拡散層４の層抵抗と、不純物拡散層４と
基板１の接合容量によりノイズが減衰され、ノイズがチ
ャネル領域にきたときにはパルスの振幅も減衰する。し
かし、図３のようにシリサイド５があると、このシリサ
イド５の抵抗が低いため、パルスがあまり減衰せず、チ
ャネルに高電圧がかかってＭＩＳ型ＦＥＴが破壊されて
しまう。本発明の目的は、ＭＩＳ型ＦＥＴの静電破壊耐
性を改善することができる半導体装置を提供することに
ある。
を設けたＭＩＳ型ＦＥＴでは、その静電破壊耐性が低い
という問題がある。図４はＰチャネルＭＯＳ型トランジ
スタＰＭＯＳと、ＮチャネルＭＯＳ型トランジスタＮＭ
ＯＳとで構成したＣＭＯＳ回路の出力段の駆動回路の一
例を示しているが、内部回路からの信号をゲートＧに接
続し、各トランジスタＰＭＯＳ，ＮＭＯＳのドレインＤ
が外部回路へ接続されている。このドレインＤに外部か
らパルス状の高電圧ノイズが入ってくると、ソース・ド
レインの不純物拡散層４にシリサイドのないＭＩＳ型Ｆ
ＥＴでは不純物拡散層４の層抵抗と、不純物拡散層４と
基板１の接合容量によりノイズが減衰され、ノイズがチ
ャネル領域にきたときにはパルスの振幅も減衰する。し
かし、図３のようにシリサイド５があると、このシリサ
イド５の抵抗が低いため、パルスがあまり減衰せず、チ
ャネルに高電圧がかかってＭＩＳ型ＦＥＴが破壊されて
しまう。本発明の目的は、ＭＩＳ型ＦＥＴの静電破壊耐
性を改善することができる半導体装置を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明は、一部に高融点
金属のシリサイドを有するＭＩＳ型ＦＥＴのソース・ド
レインの不純物拡散層を、コンタクトとゲートとの間の
少なくとも一部に平面方向の幅寸法をゲート幅よりも小
さくしたくびれた領域を設けている。
金属のシリサイドを有するＭＩＳ型ＦＥＴのソース・ド
レインの不純物拡散層を、コンタクトとゲートとの間の
少なくとも一部に平面方向の幅寸法をゲート幅よりも小
さくしたくびれた領域を設けている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＭＩＳ型ＦＥＴの一実施例の平面図
である。半導体基板１にはゲート３が形成され、このゲ
ート３を挟むようにソース・ドレインの不純物拡散層４
が形成される。この不純物拡散層４には、シリサイド構
造のコンタクト６が形成されている。このコンタクト６
を含む領域の断面構造は図３に示したのと同様な断面構
造となる。更に、前記不純物拡散層４は、前記コンタク
ト６とゲート３との間にその平面方向の幅寸法がゲート
幅よりも小さくしたくびれた領域７を設けている。
る。図１は本発明のＭＩＳ型ＦＥＴの一実施例の平面図
である。半導体基板１にはゲート３が形成され、このゲ
ート３を挟むようにソース・ドレインの不純物拡散層４
が形成される。この不純物拡散層４には、シリサイド構
造のコンタクト６が形成されている。このコンタクト６
を含む領域の断面構造は図３に示したのと同様な断面構
造となる。更に、前記不純物拡散層４は、前記コンタク
ト６とゲート３との間にその平面方向の幅寸法がゲート
幅よりも小さくしたくびれた領域７を設けている。
【０００７】この構成によれば、ソース・ドレインの不
純物拡散層４に設けたコンタクト６をシリサイド構造と
することで、ソース・ドレインの寄生抵抗を低減させる
一方、くびれた領域７を設けることにより不純物拡散層
４の層抵抗を大きくする。これにより、パルス状のノイ
ズがコンタクト６を通して侵入された場合でも、増大さ
れた層抵抗によってノイズを減衰させ、チャネルに高電
圧が印加されることを防止し、ＭＩＳ型ＦＥＴの破壊を
防止する。
純物拡散層４に設けたコンタクト６をシリサイド構造と
することで、ソース・ドレインの寄生抵抗を低減させる
一方、くびれた領域７を設けることにより不純物拡散層
４の層抵抗を大きくする。これにより、パルス状のノイ
ズがコンタクト６を通して侵入された場合でも、増大さ
れた層抵抗によってノイズを減衰させ、チャネルに高電
圧が印加されることを防止し、ＭＩＳ型ＦＥＴの破壊を
防止する。
【０００８】図２は本発明の第２実施例の平面図であ
る。ここでは、ソース・ドレインの不純物拡散層４の、
コンタクト６とゲート３との間に複数個の窓８を形成す
ることで、この間に複数箇所のくびれた領域７を形成し
ている。このように構成しても、コンタクトとチャネル
間の層抵抗を増大し、コンタクトから侵入されるノイズ
を減衰してＭＩＳ型ＦＥＴの破壊を防止することができ
る。特に、この構成では、高電圧が複数個のくびれた領
域に分散されるため、第１実施例のように高電圧が１つ
のくびれた領域に集中されることもない。本発明者の実
験によれば、ソース・ドレイン上にシリサイドを設けた
ＭＩＳ型ＦＥＴの静電破壊耐性を従来よりも不良率で１
００倍向上できた。
る。ここでは、ソース・ドレインの不純物拡散層４の、
コンタクト６とゲート３との間に複数個の窓８を形成す
ることで、この間に複数箇所のくびれた領域７を形成し
ている。このように構成しても、コンタクトとチャネル
間の層抵抗を増大し、コンタクトから侵入されるノイズ
を減衰してＭＩＳ型ＦＥＴの破壊を防止することができ
る。特に、この構成では、高電圧が複数個のくびれた領
域に分散されるため、第１実施例のように高電圧が１つ
のくびれた領域に集中されることもない。本発明者の実
験によれば、ソース・ドレイン上にシリサイドを設けた
ＭＩＳ型ＦＥＴの静電破壊耐性を従来よりも不良率で１
００倍向上できた。
【０００９】
【発明の効果】以上説明したように本発明は、シリサイ
ドを設けたソース・ドレインの不純物拡散層の一部に幅
方向の寸法を小さくしたくびれた領域を設けているの
で、ソース・ドレインの不純物拡散層の層抵抗を大きく
してノイズを減衰し、ソース・ドレインにシリサイドを
設けたＭＩＳ型ＦＥＴの静電破壊耐性を大幅に向上する
ことができ、半導体装置の信頼性を大幅に改善すること
ができる効果がある。
ドを設けたソース・ドレインの不純物拡散層の一部に幅
方向の寸法を小さくしたくびれた領域を設けているの
で、ソース・ドレインの不純物拡散層の層抵抗を大きく
してノイズを減衰し、ソース・ドレインにシリサイドを
設けたＭＩＳ型ＦＥＴの静電破壊耐性を大幅に向上する
ことができ、半導体装置の信頼性を大幅に改善すること
ができる効果がある。
【図１】本発明の第１実施例の平面図である。
【図２】本発明の第２実施例の平面図である。
【図３】従来のシリサイド構造のＭＩＳ型ＦＥＴの断面
図である。
図である。
【図４】ＭＩＳ型ＦＥＴにおける問題点を説明するため
の回路図である。
の回路図である。
【図５】図３に示したようなＭＩＳ型ＦＥＴの平面図で
ある。
ある。
１ 半導体基板 ３ ゲート ４ ソース・ドレインの不純物拡散層 ５ シリサイド ６ コンタクト ７ くびれた領域
Claims (1)
- 【請求項１】 ソース・ドレインの不純物拡散層の一部
に高融点金属のシリサイドを有するＭＩＳ型ＦＥＴを備
える半導体装置において、前記ソース・ドレインの不純
物拡散層は、コンタクトとゲートとの間の少なくとも一
部に平面方向の幅寸法をゲート幅よりも小さくしたくび
れた領域を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04255738A JP3088203B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04255738A JP3088203B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684941A true JPH0684941A (ja) | 1994-03-25 |
| JP3088203B2 JP3088203B2 (ja) | 2000-09-18 |
Family
ID=17282949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04255738A Expired - Fee Related JP3088203B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088203B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903030A (en) * | 1996-06-24 | 1999-05-11 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device provided with an ESD protection circuit |
| JP2005191151A (ja) * | 2003-12-24 | 2005-07-14 | Nec Electronics Corp | 静電気放電保護素子 |
| KR100671614B1 (ko) * | 2004-05-15 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12527077B2 (en) | 2020-08-03 | 2026-01-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1992
- 1992-08-31 JP JP04255738A patent/JP3088203B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903030A (en) * | 1996-06-24 | 1999-05-11 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device provided with an ESD protection circuit |
| JP2005191151A (ja) * | 2003-12-24 | 2005-07-14 | Nec Electronics Corp | 静電気放電保護素子 |
| KR100671614B1 (ko) * | 2004-05-15 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3088203B2 (ja) | 2000-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5534723A (en) | Semiconductor integrated circuit device having output and internal circuit MISFETS | |
| JPH06314773A (ja) | 半導体装置 | |
| GB2151847A (en) | Semiconductor device with metal silicide layer and fabrication process thereof. | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| JP3088203B2 (ja) | 半導体装置 | |
| JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
| JP2982249B2 (ja) | 半導体集積回路装置 | |
| US5083179A (en) | CMOS semiconductor integrated circuit device | |
| JPH06151744A (ja) | 半導体入出力保護装置 | |
| JPS61120459A (ja) | 半導体集積回路装置の製造方法 | |
| US5498897A (en) | Transistor layout for semiconductor integrated circuit | |
| JPH06326307A (ja) | 半導体集積回路の入力回路装置及びその製造方法 | |
| JPS6313350B2 (ja) | ||
| JPH04211156A (ja) | 半導体装置 | |
| JP2920013B2 (ja) | 半導体静電保護回路 | |
| JPH0412627B2 (ja) | ||
| US20040150045A1 (en) | LSI alleviating hysteresis of delay time | |
| JPH0786420A (ja) | 半導体装置 | |
| JPH08316426A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH04260365A (ja) | ゲート対向型トランジスタ及び半導体装置 | |
| JP3166698B2 (ja) | 半導体集積回路 | |
| JPH04206770A (ja) | 半導体集積回路 | |
| JPS5837989B2 (ja) | 電界効果半導体装置 | |
| JPH07107919B2 (ja) | 半導体集積回路 | |
| JPH03239359A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990413 |
|
| LAPS | Cancellation because of no payment of annual fees |