JPH04206770A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04206770A JPH04206770A JP2337434A JP33743490A JPH04206770A JP H04206770 A JPH04206770 A JP H04206770A JP 2337434 A JP2337434 A JP 2337434A JP 33743490 A JP33743490 A JP 33743490A JP H04206770 A JPH04206770 A JP H04206770A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- oxide film
- gate oxide
- surge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路、特に高速に動作する半導体
集積回路におけるデバイスの構成に関するものである。
集積回路におけるデバイスの構成に関するものである。
大規模半導体集積回路はその集積度の高さと消費電力の
低さからＭＯ８ｐ）ランジスタ（以下ＭＯ８Ｔｒと呼ぶ
）構造が多く採用されている。
低さからＭＯ８ｐ）ランジスタ（以下ＭＯ８Ｔｒと呼ぶ
）構造が多く採用されている。
Ｍ ＯＳ Ｔ ｒはバイポーラＴｒに比較すると各素子
の速度が遅いため、高速で動作させる必要のある半導体
集積回路にはバイポーラＴｒが採用されていた。しかし
、バイポーラＴｒば素子の１ｓ積度が低いので、規模が
大きくない場合にしか適用できない。
の速度が遅いため、高速で動作させる必要のある半導体
集積回路にはバイポーラＴｒが採用されていた。しかし
、バイポーラＴｒば素子の１ｓ積度が低いので、規模が
大きくない場合にしか適用できない。
一方、Ｍ ＯＳ Ｔ ｒとバイポーラＴｒの利点を融合
するためにＢｉＣＭＯ８技術が登場した。このＢｉＣＭ
Ｏ８技術を用いた半導体１ｓ積回路は、製造過程が被雑
で多くの工程を要するといった欠点がある。
するためにＢｉＣＭＯ８技術が登場した。このＢｉＣＭ
Ｏ８技術を用いた半導体１ｓ積回路は、製造過程が被雑
で多くの工程を要するといった欠点がある。
そのため、これまでＭ ＯＳ Ｔ ｒの素子速度の向上
のための数多くの改善がなされてきた。
のための数多くの改善がなされてきた。
Ｍ ＯＳ Ｔ ｒの素子速度を改善するための手法とし
ては、ＭＯ５Ｔｒのチャネル幅を大きくする、Ｍ ＯＳ
Ｔ ｒの実効チャネル長を短くする、基盤バイアス電
圧を変える、チャネル部とジャンクシシシ部の不純物濃
度を最適化して寄生容量を低減する、ゲート酸化膜をよ
り薄くするなどがある。
ては、ＭＯ５Ｔｒのチャネル幅を大きくする、Ｍ ＯＳ
Ｔ ｒの実効チャネル長を短くする、基盤バイアス電
圧を変える、チャネル部とジャンクシシシ部の不純物濃
度を最適化して寄生容量を低減する、ゲート酸化膜をよ
り薄くするなどがある。
これらの各パラメータは他のパラメータとの相互関係や
デバイスの信頼性などを考慮して最適化する必要がある
。
デバイスの信頼性などを考慮して最適化する必要がある
。
これらの素子速度を改善する手法の中で、ゲート酸化膜
をより薄くするという手法につし）て考える。第３図は
従来のＭ ＯＳ Ｔ ｒのデバイス構成の断面図を示す
。
をより薄くするという手法につし）て考える。第３図は
従来のＭ ＯＳ Ｔ ｒのデバイス構成の断面図を示す
。
図において、（１）はゲート配ＩＰ、（２１は第１アル
ミ配線、（３）は第２アルミ配線、（４）は拡散領域、
（５）（よ拡散領域と第１アルミ配線を接続するコンタ
クト穴、（６）は第１アルミ配線と第２アルミ配線を接
続するコンタクト穴、（７）はゲート酸化膜、（８］ｔ
よ層間絶１１１Ｎ、（９１はフィールド酸化膜、叫は）
（ツシベーシ、ン膜、（１１）はシリコン基盤を示して
いる。第３図に示すように、ゲートとチャネルの間りこ
あるものがゲート酸化膜（７）である。
ミ配線、（３）は第２アルミ配線、（４）は拡散領域、
（５）（よ拡散領域と第１アルミ配線を接続するコンタ
クト穴、（６）は第１アルミ配線と第２アルミ配線を接
続するコンタクト穴、（７）はゲート酸化膜、（８］ｔ
よ層間絶１１１Ｎ、（９１はフィールド酸化膜、叫は）
（ツシベーシ、ン膜、（１１）はシリコン基盤を示して
いる。第３図に示すように、ゲートとチャネルの間りこ
あるものがゲート酸化膜（７）である。
ゲート酸化膜（７）をより薄くするという手法は一般的
によく知られた技術であるが、あまり薄くし過ぎろとサ
ージノイズによる素子破壊（サージ破壊）に対して弱く
なる。したがって、安易【こゲート酸化膜（７）を薄く
することはできなし）。このサージ破壊による故障は信
頼性を論する際は除外される場合が多いが、実用上は無
視することができない故障である。
によく知られた技術であるが、あまり薄くし過ぎろとサ
ージノイズによる素子破壊（サージ破壊）に対して弱く
なる。したがって、安易【こゲート酸化膜（７）を薄く
することはできなし）。このサージ破壊による故障は信
頼性を論する際は除外される場合が多いが、実用上は無
視することができない故障である。
特に、半導体集積回路外部に対して信号を入出力する入
力・出力バッファ部は外部からのサージノイズを直接う
けるなめ、サージ破壊が生じ易い。
力・出力バッファ部は外部からのサージノイズを直接う
けるなめ、サージ破壊が生じ易い。
従来の半導体集積回路は以上のように構成されていたの
で、素子の高速化を図るためにゲート酸化膜を薄くする
と、サージ破壊に対して弱くなるという問題点があった
。
で、素子の高速化を図るためにゲート酸化膜を薄くする
と、サージ破壊に対して弱くなるという問題点があった
。
この発明は上記のような問題点を解決するためになされ
たもので、複雑な半導体製造方法を用いることなく半導
体集積回路全体のサージ耐圧を向上させることを目的と
する。
たもので、複雑な半導体製造方法を用いることなく半導
体集積回路全体のサージ耐圧を向上させることを目的と
する。
この発明に係る半導体集積回路は、半導体Ｉ！積回路内
部のサージ破壊を受は易い部分の素子のゲート酸化膜を
他の素子よりも選択的に厚くするものである。
部のサージ破壊を受は易い部分の素子のゲート酸化膜を
他の素子よりも選択的に厚くするものである。
この発明における半導体集積回路のゲート酸化膜は、同
一の半導体基盤上の頻域によって膜厚が異なるので、半
導体集積回路内部の素子ごとにサージ耐圧を変えること
ができる。
一の半導体基盤上の頻域によって膜厚が異なるので、半
導体集積回路内部の素子ごとにサージ耐圧を変えること
ができる。
以下、この発明の一実施例について説明する。
第１図はこの発′明の一実施例であるＭ ＯＳ Ｔ ｒ
のデバイス構成の断面図、第２図（ａ）〜（ｅ）は第１
図の半導体集積回路の製造工程を示す断面図である。
のデバイス構成の断面図、第２図（ａ）〜（ｅ）は第１
図の半導体集積回路の製造工程を示す断面図である。
図において、（１）はゲート配線、（２）は第１アルミ
配線、（３）は第２アルミ配線、（４）は拡散領域、（
５］は拡散領域と第１アルミ配綿を接続するコンタクト
穴、（６）は第１アルミ配線と第２アルミ配線を接続す
るコンタクト穴、（７）はゲート酸化膜、（８）は層間
絶縁膜、（９Ｎ！フイールド酸化膜、叫はパッジベージ
。
配線、（３）は第２アルミ配線、（４）は拡散領域、（
５］は拡散領域と第１アルミ配綿を接続するコンタクト
穴、（６）は第１アルミ配線と第２アルミ配線を接続す
るコンタクト穴、（７）はゲート酸化膜、（８）は層間
絶縁膜、（９Ｎ！フイールド酸化膜、叫はパッジベージ
。
ン膜、（１１）はシリコン基盤を示している。
第１図では、前記従来の第３ｉＩ！ＪのＭＯ５Ｔｒの内
図示右側の素子がサージノイズζこ弱く破壊され易いた
め、図示右側の素子のサージ耐圧を改善した場合を示し
ている。
図示右側の素子がサージノイズζこ弱く破壊され易いた
め、図示右側の素子のサージ耐圧を改善した場合を示し
ている。
第１図に示すように、素子によってゲート酸化膜（７）
の膜厚を変えている。この場合では、図示右側の素子の
ゲート酸化膜（７）を厚くしている。図示右側の素子に
ついては、素子速度は犠牲にされるがサージ耐圧が改善
される。一方、図示左側の素子のゲート酸化膜（７）は
薄く保たれている。
の膜厚を変えている。この場合では、図示右側の素子の
ゲート酸化膜（７）を厚くしている。図示右側の素子に
ついては、素子速度は犠牲にされるがサージ耐圧が改善
される。一方、図示左側の素子のゲート酸化膜（７）は
薄く保たれている。
−膜内には、サージノイズの影響を受ける素子は、半導
体集積回路の外部に対して入力・出力を行う入力・出力
バッファである。そのため、通常は入力・出力バッファ
には保護回路が組み込まれており、サージノイズに対す
る対策は施されてはいる。しかし、立ち上がりの鋭いサ
ージノイズは保護回路を通過して入力・出力バッファの
ＭＯ３Ｔｒを破壊することがある。
体集積回路の外部に対して入力・出力を行う入力・出力
バッファである。そのため、通常は入力・出力バッファ
には保護回路が組み込まれており、サージノイズに対す
る対策は施されてはいる。しかし、立ち上がりの鋭いサ
ージノイズは保護回路を通過して入力・出力バッファの
ＭＯ３Ｔｒを破壊することがある。
サージ耐圧の改善が要求される入力・出力バッファのＭ
ＯＳ Ｔ ｒは第１図の図示右側の構成とし、内部論
理回路のＭ−Ｏ８Ｔｒは第１図の図示左側の構成とする
。入力・出力バッファの素子速度は多少損なわれるが、
内部論理回路の素子速度を損なう乙となく、半導体集積
回路全体のサージ耐圧ｔよ向上する。
ＯＳ Ｔ ｒは第１図の図示右側の構成とし、内部論
理回路のＭ−Ｏ８Ｔｒは第１図の図示左側の構成とする
。入力・出力バッファの素子速度は多少損なわれるが、
内部論理回路の素子速度を損なう乙となく、半導体集積
回路全体のサージ耐圧ｔよ向上する。
次に、第１図の半導体集積回路の製燕方法を第２図（ａ
）〜（ｅ）を用いて説明する。
）〜（ｅ）を用いて説明する。
図において、（１２）はフォトレジスト膜を示しており
、第１図と同一符号は同一または相当部分を示している
。
、第１図と同一符号は同一または相当部分を示している
。
第２図ｂ）はフィールド間を分離するフィールド酸化膜
（７）を形成するところまで半導体製造プロセスが行わ
れた半導体集積回路を示す。
（７）を形成するところまで半導体製造プロセスが行わ
れた半導体集積回路を示す。
次に、図示左側にゲート酸化膜の薄いＭＯ８Ｔｒを形成
するので、第２図（ｂ）に示すよう番こ左側のフィール
ドを除いた部分をフォトレジスト膜（１２）で覆う。フ
ォトレジスト膜（１２）で覆われて１）ない部分をエツ
チング処理し酸化膜を薄くする。
するので、第２図（ｂ）に示すよう番こ左側のフィール
ドを除いた部分をフォトレジスト膜（１２）で覆う。フ
ォトレジスト膜（１２）で覆われて１）ない部分をエツ
チング処理し酸化膜を薄くする。
エツチング処理が終わると、フォトレジスト膜（１２）
を取り除く。ここまで終了すると、第２図（ｅ）のよう
になる。この後、ゲート形成などの引き続く半導体製造
プロセスを施し、半導体集積回路を完成させる。半導体
製造プロセスが完了した半導体集積回路が第１図に示し
たものである。
を取り除く。ここまで終了すると、第２図（ｅ）のよう
になる。この後、ゲート形成などの引き続く半導体製造
プロセスを施し、半導体集積回路を完成させる。半導体
製造プロセスが完了した半導体集積回路が第１図に示し
たものである。
以上のようにこの発明によれば、半導体集積回路の速度
を損なうことなくサージ耐圧を向上することができるの
で、半導体集積回路全体の信頼性を向上する効果がある
。
を損なうことなくサージ耐圧を向上することができるの
で、半導体集積回路全体の信頼性を向上する効果がある
。
第１図はこの発明の一実施例であるＭ ＯＳ Ｔ ｒの
デバイス構成の断面図第２図（１）〜（ｅ）は第１図の
半導体集積回路の製造工程を示す断面図、第３図は従来
のＭ ＯＳ Ｔ ｒのデバイス構成の断面図である。 図において、（１）はゲート配線、（２）は第１のアル
ミ配線、（３）は第２のアルミ配線、（４）は拡散領域
、（５）は拡散領域と第１アルミ配線を接続するコンタ
クト穴、（６）は第１アルミ配線と第２アルミ配線を接
続するコンタクト穴、（力はゲート酸化膜、（８）は層
間絶縁膜、（９）はフィールド酸化膜、ａ〔はパッジベ
ージ讐ン膜、（１１）はシリコン基盤、（１２）ハフオ
ドレジスト膜を示す。 なお、図中、同一符号は同一、または相当部分を示す。
デバイス構成の断面図第２図（１）〜（ｅ）は第１図の
半導体集積回路の製造工程を示す断面図、第３図は従来
のＭ ＯＳ Ｔ ｒのデバイス構成の断面図である。 図において、（１）はゲート配線、（２）は第１のアル
ミ配線、（３）は第２のアルミ配線、（４）は拡散領域
、（５）は拡散領域と第１アルミ配線を接続するコンタ
クト穴、（６）は第１アルミ配線と第２アルミ配線を接
続するコンタクト穴、（力はゲート酸化膜、（８）は層
間絶縁膜、（９）はフィールド酸化膜、ａ〔はパッジベ
ージ讐ン膜、（１１）はシリコン基盤、（１２）ハフオ
ドレジスト膜を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 単一の半導体基盤上に形成された複数のＭＯＳトラン
ジスタにおいて、上記半導体基盤上の第１の領域内にあ
る上記ＭＯＳトランジスタのゲート酸化膜と、上記半導
体基盤上の第２の領域内にある上記ＭＯＳトランジスタ
のゲート酸化膜も膜厚を異なるように構成したことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337434A JPH04206770A (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337434A JPH04206770A (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206770A true JPH04206770A (ja) | 1992-07-28 |
Family
ID=18308596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337434A Pending JPH04206770A (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206770A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713249A1 (en) * | 1994-10-28 | 1996-05-22 | Texas Instruments Incorporated | Method for forming semiconductor devices with oxide layers having different thicknesses |
| WO1999036965A1 (en) * | 1998-01-13 | 1999-07-22 | Lsi Logic Corporation | A high voltage transistor having a field oxide gate region |
| EP1315204A3 (en) * | 2001-11-27 | 2007-04-25 | Chartered Semiconductor Manufacturing Pte Ltd. | A dual gate oxide process with reduced thermal redistribution of thin-gate channel implant profiles due to thick-gate oxyde |
-
1990
- 1990-11-30 JP JP2337434A patent/JPH04206770A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713249A1 (en) * | 1994-10-28 | 1996-05-22 | Texas Instruments Incorporated | Method for forming semiconductor devices with oxide layers having different thicknesses |
| WO1999036965A1 (en) * | 1998-01-13 | 1999-07-22 | Lsi Logic Corporation | A high voltage transistor having a field oxide gate region |
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6194766B1 (en) | 1998-01-13 | 2001-02-27 | Lsi Logic Corporation | Integrated circuit having low voltage and high voltage devices on a common semiconductor substrate |
| EP1315204A3 (en) * | 2001-11-27 | 2007-04-25 | Chartered Semiconductor Manufacturing Pte Ltd. | A dual gate oxide process with reduced thermal redistribution of thin-gate channel implant profiles due to thick-gate oxyde |
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