JPH0684954A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0684954A JPH0684954A JP26282292A JP26282292A JPH0684954A JP H0684954 A JPH0684954 A JP H0684954A JP 26282292 A JP26282292 A JP 26282292A JP 26282292 A JP26282292 A JP 26282292A JP H0684954 A JPH0684954 A JP H0684954A
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- gate
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Abstract
(57)【要約】 （修正有）
【目的】 ゲート長がサブクォーターミクロンで、且つ
ゲート抵抗が小さいゲート電極を制御性良く製造するこ
とできる半導体装置の製造方法を提供する。 【構成】 ダミーゲート２ａ及びソース・ドレイン領域
１ｂ，１ｃを形成された基板１の表面を第一のフォトレ
ジスト膜５で覆ってダミーゲート２ａの頂面をフォトレ
ジスト膜５から露出させ、さらに第二のフォトレジスト
膜６で覆う。フォトレジスト膜６をダミーゲート２ａよ
りも広い開口幅で開口してダミーゲート２ａの頂面及び
フォトレジスト膜５を露出させる。ついで、ウェットエ
ッチングによりダミーゲート２ａを薄くした後、ドライ
エッチングによりダミーゲート２ａを除去して基板１を
露出させる。露出させた基板１の表面からフォトレジス
ト膜５の表面にかけてマッシュルーム型ゲート電極８ａ
を形成する。
ゲート抵抗が小さいゲート電極を制御性良く製造するこ
とできる半導体装置の製造方法を提供する。 【構成】 ダミーゲート２ａ及びソース・ドレイン領域
１ｂ，１ｃを形成された基板１の表面を第一のフォトレ
ジスト膜５で覆ってダミーゲート２ａの頂面をフォトレ
ジスト膜５から露出させ、さらに第二のフォトレジスト
膜６で覆う。フォトレジスト膜６をダミーゲート２ａよ
りも広い開口幅で開口してダミーゲート２ａの頂面及び
フォトレジスト膜５を露出させる。ついで、ウェットエ
ッチングによりダミーゲート２ａを薄くした後、ドライ
エッチングによりダミーゲート２ａを除去して基板１を
露出させる。露出させた基板１の表面からフォトレジス
ト膜５の表面にかけてマッシュルーム型ゲート電極８ａ
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。具体的にいうと、本発明は、マッシュルーム型
やＴ型のゲート電極を有するＧａＡｓ等の化合物半導体
を用いたショットキー型電界効果トランジスタ（以下、
ＭＥＳＦＥＴと記す）の製造方法に関する。
関する。具体的にいうと、本発明は、マッシュルーム型
やＴ型のゲート電極を有するＧａＡｓ等の化合物半導体
を用いたショットキー型電界効果トランジスタ（以下、
ＭＥＳＦＥＴと記す）の製造方法に関する。
【０００２】
【背景技術】従来より、ＧａＡｓ−ＭＥＳＦＥＴの高周
波特性を改善する方法としてセルフアライメント法と呼
ばれる製造方法が知られている。図３（ａ）ないし
（ｊ）に示すものは、セルフアライメント法の１種であ
って、特公平２−１２０１９号公報に開示されているＧ
ａＡｓ−ＭＥＳＦＥＴの製造方法である。このＧａＡｓ
−ＭＥＳＦＥＴの製造方法にあっては、図３（ａ）に示
すように、半絶縁性ＧａＡｓ基板３１にイオン注入を施
して活性層３１ａを形成した後、ＣＶＤ法によりＳｉＯ
2膜３２を約１μｍ堆積し、さらにフォトリソグラフィ
ー法により幅Ｌ1の開口３３ａをもつレジストパターン
３３を形成する。
波特性を改善する方法としてセルフアライメント法と呼
ばれる製造方法が知られている。図３（ａ）ないし
（ｊ）に示すものは、セルフアライメント法の１種であ
って、特公平２−１２０１９号公報に開示されているＧ
ａＡｓ−ＭＥＳＦＥＴの製造方法である。このＧａＡｓ
−ＭＥＳＦＥＴの製造方法にあっては、図３（ａ）に示
すように、半絶縁性ＧａＡｓ基板３１にイオン注入を施
して活性層３１ａを形成した後、ＣＶＤ法によりＳｉＯ
2膜３２を約１μｍ堆積し、さらにフォトリソグラフィ
ー法により幅Ｌ1の開口３３ａをもつレジストパターン
３３を形成する。
【０００３】次に、レジストパターン３３の上からＡｌ
を蒸着した後、レジストパターン３３を除去してリフト
オフすることにより、レジストパターン３３の開口に対
応したＡｌパターン３４を形成する〔図３（ｂ）〕。次
いで、このＡｌパターン３４をマスクとして異方性エッ
チングを施し、Ａｌパターン３４で覆われていない部分
のＳｉＯ2膜３２を８０００Å程度エッチングし、Ａｌ
パターン３４の下に幅Ｌ1のダミーゲート３２ａを形成
する。〔図３（ｃ）〕。
を蒸着した後、レジストパターン３３を除去してリフト
オフすることにより、レジストパターン３３の開口に対
応したＡｌパターン３４を形成する〔図３（ｂ）〕。次
いで、このＡｌパターン３４をマスクとして異方性エッ
チングを施し、Ａｌパターン３４で覆われていない部分
のＳｉＯ2膜３２を８０００Å程度エッチングし、Ａｌ
パターン３４の下に幅Ｌ1のダミーゲート３２ａを形成
する。〔図３（ｃ）〕。
【０００４】素子領域に開口３５ａをもつレジストパタ
ーン３５を形成した後、再びＳｉＯ2膜３２をエッチン
グして基板３１表面を露出させ、ダミーゲート３２ａを
マスクとして露出させた基板３１にイオン注入し、ソー
ス領域３１ｂ及びドレイン領域３１ｃを形成する〔図３
（ｄ）〕。
ーン３５を形成した後、再びＳｉＯ2膜３２をエッチン
グして基板３１表面を露出させ、ダミーゲート３２ａを
マスクとして露出させた基板３１にイオン注入し、ソー
ス領域３１ｂ及びドレイン領域３１ｃを形成する〔図３
（ｄ）〕。
【０００５】次に、等方性エッチングを施してＡｌパタ
ーン３４の下のダミーゲート３２ａの側壁をエッチング
する〔図３（ｅ）〕。この後、レジストパターン３５及
びＡｌパターン３４を除去し、レジスト膜３６を全面的
に形成し〔図３（ｆ）〕、レジスト膜３６をエッチング
バックし、ダミーゲート３２ａの頂面を露出させる〔図
３（ｇ）〕。
ーン３４の下のダミーゲート３２ａの側壁をエッチング
する〔図３（ｅ）〕。この後、レジストパターン３５及
びＡｌパターン３４を除去し、レジスト膜３６を全面的
に形成し〔図３（ｆ）〕、レジスト膜３６をエッチング
バックし、ダミーゲート３２ａの頂面を露出させる〔図
３（ｇ）〕。
【０００６】次いで、ダミーゲート３２ａをエッチング
除去して基板３１の表面を露出させ、Ｐｔ膜３７を蒸着
する〔図３（ｈ）〕。このとき、レジスト膜３６の開口
部内には薄膜のゲート電極３７ａが形成される。次い
で、レジスト膜３６を除去し〔図３（ｉ）〕、Ａｕ−Ｇ
ｅ系合金によりソース・ドレイン領域３１ｂ，３１ｃの
上にソース・ドレイン電極３８ｂ，３８ｃを形成してＭ
ＥＳＦＥＴ４０を完成する〔図３（ｊ）〕。
除去して基板３１の表面を露出させ、Ｐｔ膜３７を蒸着
する〔図３（ｈ）〕。このとき、レジスト膜３６の開口
部内には薄膜のゲート電極３７ａが形成される。次い
で、レジスト膜３６を除去し〔図３（ｉ）〕、Ａｕ−Ｇ
ｅ系合金によりソース・ドレイン領域３１ｂ，３１ｃの
上にソース・ドレイン電極３８ｂ，３８ｃを形成してＭ
ＥＳＦＥＴ４０を完成する〔図３（ｊ）〕。
【０００７】このＧａＡｓ−ＭＥＳＦＥＴの製造方法に
よれば、レジストパターン３３の開口幅Ｌ1よりも小さ
いゲート長Ｌ2＝Ｌ1−２Ｌ3のゲート電極３７ａを形成
することができ〔但し、Ｌ3は図３（ｅ）の工程でダミ
ーゲート３５を横方向にエッチングした幅である。〕、
また、ゲート電極３７ａとソース・ドレイン領域３１
ｂ，３１ｃを極めて近接させることができ、ひいてはＧ
ａＡｓ−ＭＥＳＦＥＴの高周波特性を改善することがで
きる。
よれば、レジストパターン３３の開口幅Ｌ1よりも小さ
いゲート長Ｌ2＝Ｌ1−２Ｌ3のゲート電極３７ａを形成
することができ〔但し、Ｌ3は図３（ｅ）の工程でダミ
ーゲート３５を横方向にエッチングした幅である。〕、
また、ゲート電極３７ａとソース・ドレイン領域３１
ｂ，３１ｃを極めて近接させることができ、ひいてはＧ
ａＡｓ−ＭＥＳＦＥＴの高周波特性を改善することがで
きる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うなＧａＡｓ−ＭＥＳＦＥＴの製造方法にあっては、ゲ
ート長をサブクォーターミクロン（０.２〜０.３μｍレ
ベル）まで小さくすると、ゲート電極３７ａの電気抵抗
が大きくなり、ゲート長の短縮による高周波特性や雑音
特性改善の効果を十分に引き出せなくなるという問題が
あった。
うなＧａＡｓ−ＭＥＳＦＥＴの製造方法にあっては、ゲ
ート長をサブクォーターミクロン（０.２〜０.３μｍレ
ベル）まで小さくすると、ゲート電極３７ａの電気抵抗
が大きくなり、ゲート長の短縮による高周波特性や雑音
特性改善の効果を十分に引き出せなくなるという問題が
あった。
【０００９】また、レジスト膜３６から頂面を露出させ
たダミーゲート３２ａ〔図３（ｇ）参照〕の除去には、
リアクティブイオンエッチング（Reactive Ion Etchin
g；以下、ＲＩＥと記す。）法によるドライエッチング
が一般に用いられるが、レジスト膜３６とダミーゲート
３２ａのエッチングの選択性が十分でないため、レジス
ト膜３６もわずかながらエッチングされてしまい、ゲー
ト長の制御性が悪いという問題があった。このことは、
サブクォーターミクロンのゲート電極３７ａを形成しよ
うというときには特に影響が大きかった。
たダミーゲート３２ａ〔図３（ｇ）参照〕の除去には、
リアクティブイオンエッチング（Reactive Ion Etchin
g；以下、ＲＩＥと記す。）法によるドライエッチング
が一般に用いられるが、レジスト膜３６とダミーゲート
３２ａのエッチングの選択性が十分でないため、レジス
ト膜３６もわずかながらエッチングされてしまい、ゲー
ト長の制御性が悪いという問題があった。このことは、
サブクォーターミクロンのゲート電極３７ａを形成しよ
うというときには特に影響が大きかった。
【００１０】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、サブクォ
ーターミクロンレベルのゲート長をもつゲート電極を作
成可能で、且つゲート抵抗が小さいゲート電極を制御性
良く製造することできる半導体装置の製造方法を提供す
ることにある。
されたものであり、その目的とするところは、サブクォ
ーターミクロンレベルのゲート長をもつゲート電極を作
成可能で、且つゲート抵抗が小さいゲート電極を制御性
良く製造することできる半導体装置の製造方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にダミーゲートを形成すると共
にダミーゲートの上面にダミーゲートよりも幅広のイオ
ン注入用マスクを形成する工程と、前記イオン注入用マ
スクを用いて半導体基板にイオン注入層を形成する工程
と、前記イオン注入用マスクを除去した後、前記ダミー
ゲートの頂面を露出させるようにして第一のレジスト膜
内にダミーゲートを埋め込む工程と、第一のレジスト膜
の上に第二のレジスト膜を形成する工程と、前記イオン
注入用マスクをパターニングする際に用いたマスクパタ
ーンを用いて第二のレジスト膜を開口し、ダミーゲート
の上面を露出させる工程と、第二のレジスト膜の前記開
口を通してダミーゲートを除去する工程と、第一及び第
二のレジスト膜の各開口内に下部の幅よりも上部の幅が
広くなったゲート電極を形成することを特徴としてい
る。
造方法は、半導体基板上にダミーゲートを形成すると共
にダミーゲートの上面にダミーゲートよりも幅広のイオ
ン注入用マスクを形成する工程と、前記イオン注入用マ
スクを用いて半導体基板にイオン注入層を形成する工程
と、前記イオン注入用マスクを除去した後、前記ダミー
ゲートの頂面を露出させるようにして第一のレジスト膜
内にダミーゲートを埋め込む工程と、第一のレジスト膜
の上に第二のレジスト膜を形成する工程と、前記イオン
注入用マスクをパターニングする際に用いたマスクパタ
ーンを用いて第二のレジスト膜を開口し、ダミーゲート
の上面を露出させる工程と、第二のレジスト膜の前記開
口を通してダミーゲートを除去する工程と、第一及び第
二のレジスト膜の各開口内に下部の幅よりも上部の幅が
広くなったゲート電極を形成することを特徴としてい
る。
【００１２】また、上記ダミーゲートを除去する工程に
おいては、ウエットエッチング法によってダミーゲート
の厚みを薄くした後、異方性ドライエッチングによって
半導体基板が露出するまでダミーゲートを除去してもよ
い。
おいては、ウエットエッチング法によってダミーゲート
の厚みを薄くした後、異方性ドライエッチングによって
半導体基板が露出するまでダミーゲートを除去してもよ
い。
【００１３】
【作用】本発明によれば、ダミーゲート及びイオン注入
用マスクからなるＴゲートを用いてイオン注入層を形成
すると共にゲート電極を形成することができるので、ソ
ース・ドレイン領域及びゲート電極を自己整合的に精度
よく形成することができる。また、第１のレジスト膜の
開口と第２のレジスト膜の開口によりゲート電極を形成
することにより、いわゆるマッシュルーム型ないしＴ型
のゲート電極を形成することができるので、ゲート長を
短くした場合にもゲート電極の断面積をかせいでゲート
抵抗の増加を抑制することができる。
用マスクからなるＴゲートを用いてイオン注入層を形成
すると共にゲート電極を形成することができるので、ソ
ース・ドレイン領域及びゲート電極を自己整合的に精度
よく形成することができる。また、第１のレジスト膜の
開口と第２のレジスト膜の開口によりゲート電極を形成
することにより、いわゆるマッシュルーム型ないしＴ型
のゲート電極を形成することができるので、ゲート長を
短くした場合にもゲート電極の断面積をかせいでゲート
抵抗の増加を抑制することができる。
【００１４】しかも、第一及び第二のレジスト膜を形成
した後、イオン注入用マスクをパターニングする際に用
いたマスクパターンを用いて第二のレジスト膜を開口し
ているので、異なるマスクパターン間の製作誤差（ばら
つき）によるイオン注入層とゲート電極との位置ずれを
なくすことができ、半導体装置の均一性を向上させるこ
とができる。また、マスクの必要数も減少するので、マ
スクコストも安価となる。
した後、イオン注入用マスクをパターニングする際に用
いたマスクパターンを用いて第二のレジスト膜を開口し
ているので、異なるマスクパターン間の製作誤差（ばら
つき）によるイオン注入層とゲート電極との位置ずれを
なくすことができ、半導体装置の均一性を向上させるこ
とができる。また、マスクの必要数も減少するので、マ
スクコストも安価となる。
【００１５】また、ダミーゲートを除去する工程では、
まずウエットエッチング法によってダミーゲートの厚み
を薄くし、その後、異方性ドライエッチングによって半
導体基板が露出するまでダミーゲートを除去するように
すれば、異方性エッチング所要時間を短くできるので、
ダミーゲートをＲＩＥ等により異方性ドライエッチング
する際に第１のレジスト膜が同時にエッチングされ、そ
のためゲート電極のゲート長が設計値から変化してしま
うのを防止することができる。
まずウエットエッチング法によってダミーゲートの厚み
を薄くし、その後、異方性ドライエッチングによって半
導体基板が露出するまでダミーゲートを除去するように
すれば、異方性エッチング所要時間を短くできるので、
ダミーゲートをＲＩＥ等により異方性ドライエッチング
する際に第１のレジスト膜が同時にエッチングされ、そ
のためゲート電極のゲート長が設計値から変化してしま
うのを防止することができる。
【００１６】
【実施例】図１（ａ）ないし（ｈ）及び図２（ｉ）ない
し（ｐ）に本発明の一実施例による半導体装置の製造方
法を示す。本発明の半導体装置の製造方法にあっては、
図１（ａ）に示すように、予め所定の選択領域にｎ型動
作層１ａを形成された半絶縁性ＧａＡｓ基板１上に、プ
ラズマＣＶＤ法によりＳｉＮx膜２を約７０００Å形成
する。次いで、ゲート電極形成領域に対応する部分を開
口されたフォトマスク〔図２（ｊ）参照〕を使用し、通
常のリフトオフ法を用いて例えばＡｌにより約４０００
Å厚で幅Ｄの金属マスク（イオン注入用マスク）３を形
成し、ダミーゲート２ａと金属マスク３とからＴ型ゲー
トを構成する。なお、この金属マスク３の幅Ｄすなわち
フォトマスクの開口幅によって後述するソース領域１ｂ
とドレイン領域１ｃの離間距離やゲート電極８ａの上部
の幅及びゲート長ｄが決まるので、所定の幅に設定す
る。
し（ｐ）に本発明の一実施例による半導体装置の製造方
法を示す。本発明の半導体装置の製造方法にあっては、
図１（ａ）に示すように、予め所定の選択領域にｎ型動
作層１ａを形成された半絶縁性ＧａＡｓ基板１上に、プ
ラズマＣＶＤ法によりＳｉＮx膜２を約７０００Å形成
する。次いで、ゲート電極形成領域に対応する部分を開
口されたフォトマスク〔図２（ｊ）参照〕を使用し、通
常のリフトオフ法を用いて例えばＡｌにより約４０００
Å厚で幅Ｄの金属マスク（イオン注入用マスク）３を形
成し、ダミーゲート２ａと金属マスク３とからＴ型ゲー
トを構成する。なお、この金属マスク３の幅Ｄすなわち
フォトマスクの開口幅によって後述するソース領域１ｂ
とドレイン領域１ｃの離間距離やゲート電極８ａの上部
の幅及びゲート長ｄが決まるので、所定の幅に設定す
る。
【００１７】次に、図１（ｂ）に示すように、金属マス
ク３をマスクとして、ＲＩＥ法による異方性エッチング
を施し、金属マスク３で覆われていない部分のＳｉＮx
膜２を約２０００Åだけエッチング除去する。
ク３をマスクとして、ＲＩＥ法による異方性エッチング
を施し、金属マスク３で覆われていない部分のＳｉＮx
膜２を約２０００Åだけエッチング除去する。
【００１８】次に、ＲＩＥ法によるエッチング条件を等
方性を持たせるように切り替え、図１（ｃ）に示すよう
に、金属マスク３で覆われていない平坦部分のＳｉＮx
膜２の膜厚が約１０００Åになるまでハーフエッチを行
う。これにより、金属マスク３の下には、上部の幅ｄが
金属マスク３の幅Ｄよりも狭く（例えば、ｄ＝０.３μ
ｍ）、下方へゆくほど次第に幅広となった略台形断面の
ダミーゲート２ａが形成される。なお、このとき金属マ
スク３とダミーゲート２ａの接触部の幅ｄにより後述す
るゲート電極８ａのゲート長が決まるので必要な量だけ
エッチングする。
方性を持たせるように切り替え、図１（ｃ）に示すよう
に、金属マスク３で覆われていない平坦部分のＳｉＮx
膜２の膜厚が約１０００Åになるまでハーフエッチを行
う。これにより、金属マスク３の下には、上部の幅ｄが
金属マスク３の幅Ｄよりも狭く（例えば、ｄ＝０.３μ
ｍ）、下方へゆくほど次第に幅広となった略台形断面の
ダミーゲート２ａが形成される。なお、このとき金属マ
スク３とダミーゲート２ａの接触部の幅ｄにより後述す
るゲート電極８ａのゲート長が決まるので必要な量だけ
エッチングする。
【００１９】次に、図１（ｄ）に示すように、金属マス
ク３をマスクとしてＳｉＮx膜２越しに、例えばＳｉを
ドーパントとして注入エネルギー１５０ｋｅＶ、ドーズ
量７×１０13ｃｍ-2の条件でイオン注入し、半絶縁性Ｇ
ａＡｓ基板１にソース領域１ｂ及びドレイン領域１ｃを
形成する。こうして、ソース領域１ｂ及びドレイン領域
１ｃの間の距離は金属マスク３の幅Ｄによって決まる。
ク３をマスクとしてＳｉＮx膜２越しに、例えばＳｉを
ドーパントとして注入エネルギー１５０ｋｅＶ、ドーズ
量７×１０13ｃｍ-2の条件でイオン注入し、半絶縁性Ｇ
ａＡｓ基板１にソース領域１ｂ及びドレイン領域１ｃを
形成する。こうして、ソース領域１ｂ及びドレイン領域
１ｃの間の距離は金属マスク３の幅Ｄによって決まる。
【００２０】次に、例えばりん酸系のエッチャントを用
いてウェットエッチングを施し、図１（ｅ）に示すよう
に、金属マスク３をエッチング除去する。ついで、Ｎ2
雰囲気中において８２０℃で２０分間活性化アニールを
行い、イオン注入された動作層１ａ，ソース領域１ｂ，
ドレイン領域１ｃの活性化を行う。
いてウェットエッチングを施し、図１（ｅ）に示すよう
に、金属マスク３をエッチング除去する。ついで、Ｎ2
雰囲気中において８２０℃で２０分間活性化アニールを
行い、イオン注入された動作層１ａ，ソース領域１ｂ，
ドレイン領域１ｃの活性化を行う。
【００２１】次に、図１（ｆ）に示すように、通常のフ
ォトリソグラフィー工程により、ダミーゲート２ａの裾
の部分のＳｉＮx膜２にソースパターン及びドレインパ
ターン２ｂ，２ｃを開口し、ソース及びドレインパター
ン２ｂ，２ｃからソース領域１ｂ及びドレイン領域１ｃ
を部分的に露出させる。次いで、ソース及びドレインパ
ターン２ｂ，２ｃ内にオーミック金属としてＡｕＧｅ／
Ｎｉ／Ａｕを蒸着し、４００℃の合金化工程を経てソー
ス電極４ｂ及びドレイン電極４ｃを形成する。
ォトリソグラフィー工程により、ダミーゲート２ａの裾
の部分のＳｉＮx膜２にソースパターン及びドレインパ
ターン２ｂ，２ｃを開口し、ソース及びドレインパター
ン２ｂ，２ｃからソース領域１ｂ及びドレイン領域１ｃ
を部分的に露出させる。次いで、ソース及びドレインパ
ターン２ｂ，２ｃ内にオーミック金属としてＡｕＧｅ／
Ｎｉ／Ａｕを蒸着し、４００℃の合金化工程を経てソー
ス電極４ｂ及びドレイン電極４ｃを形成する。
【００２２】次に、図１（ｇ）に示すように、ウェハ全
面にポジ型の第一のフォトレジスト液〔例えば、ＡＺ１
３５０Ｊ（商品名）〕をスピンコーターにより塗布し、
第一のフォトレジスト膜５を形成する。このとき、フォ
トレジスト液の粘度及びスピンコート条件を適当に設定
し、ダミーゲート２ａの表面を薄く覆うように塗布す
る。
面にポジ型の第一のフォトレジスト液〔例えば、ＡＺ１
３５０Ｊ（商品名）〕をスピンコーターにより塗布し、
第一のフォトレジスト膜５を形成する。このとき、フォ
トレジスト液の粘度及びスピンコート条件を適当に設定
し、ダミーゲート２ａの表面を薄く覆うように塗布す
る。
【００２３】次に、Ｏ2アッシングを施し、図１（ｈ）
に示すように、ダミーゲート２ａの頂面を露出させる。
この後、約２００℃でベーキングを行い、第一のフォト
ジスト膜５を硬化させる。別の硬化手段として、加熱し
ながら紫外線を照射することも有効である。
に示すように、ダミーゲート２ａの頂面を露出させる。
この後、約２００℃でベーキングを行い、第一のフォト
ジスト膜５を硬化させる。別の硬化手段として、加熱し
ながら紫外線を照射することも有効である。
【００２４】次に、図２（ｉ）に示すように、第二のフ
ォトレジスト液〔例えば、ＡＺ１３７０（商品名）〕を
スピンコートして第一のフォトレジスト膜５の上に厚さ
約１.２μｍの第二のフォトレジスト膜６を形成する。
プリベーク及びクロロベンゼン処理を行った後、金属マ
スク３を形成する際に使用したフォトマスク７を用いて
露光する〔図２（ｊ）〕。
ォトレジスト液〔例えば、ＡＺ１３７０（商品名）〕を
スピンコートして第一のフォトレジスト膜５の上に厚さ
約１.２μｍの第二のフォトレジスト膜６を形成する。
プリベーク及びクロロベンゼン処理を行った後、金属マ
スク３を形成する際に使用したフォトマスク７を用いて
露光する〔図２（ｊ）〕。
【００２５】これを現像すると、第二のフォトレジスト
膜６の露光された部分が除去され、図２（ｋ）に示すよ
うに、その開口部６ｂからダミーゲート２ａ及び第一の
フォトレジスト膜５が露出する。このとき、クロロベン
ゼン処理により、第二のフォトレジスト膜６の表面が膜
内部よりも現像液に溶け難くなっているので、開口部６
ｂの上部に庇部６ａが形成される。
膜６の露光された部分が除去され、図２（ｋ）に示すよ
うに、その開口部６ｂからダミーゲート２ａ及び第一の
フォトレジスト膜５が露出する。このとき、クロロベン
ゼン処理により、第二のフォトレジスト膜６の表面が膜
内部よりも現像液に溶け難くなっているので、開口部６
ｂの上部に庇部６ａが形成される。
【００２６】次に、緩衝弗酸を用いて等方性ウェットエ
ッチングを施し、図２（ｌ）に示すように、ダミーゲー
ト２ａを約１０００Åだけ残してエッチング除去する。
ついで、第一のフォトレジスト膜５をマスクとしてＲＩ
Ｅによる異方性ドライエッチングを施し、図２（ｍ）に
示すように、ゲート電極８ａを形成する部分の半絶縁性
ＧａＡｓ基板１を露出させる。
ッチングを施し、図２（ｌ）に示すように、ダミーゲー
ト２ａを約１０００Åだけ残してエッチング除去する。
ついで、第一のフォトレジスト膜５をマスクとしてＲＩ
Ｅによる異方性ドライエッチングを施し、図２（ｍ）に
示すように、ゲート電極８ａを形成する部分の半絶縁性
ＧａＡｓ基板１を露出させる。
【００２７】次に、ダメージ層の除去、及びＭＥＳＦＥ
Ｔのしきい値電圧の調整を目的とし、硫酸−過酸化水素
系のウェットエッチャントを用いてリセスエッチングを
施し、露出させた半絶縁性ＧａＡｓ基板１の表面を約７
００Åだけエッチング除去する〔図２（ｎ）〕。
Ｔのしきい値電圧の調整を目的とし、硫酸−過酸化水素
系のウェットエッチャントを用いてリセスエッチングを
施し、露出させた半絶縁性ＧａＡｓ基板１の表面を約７
００Åだけエッチング除去する〔図２（ｎ）〕。
【００２８】次に、図２（ｏ）に示すように、例えばＴ
ｉ（２０００Å）／Ｐｔ（１０００Å）／Ａｕ（５００
０Å）の積層電極膜８を真空蒸着する。このとき、第一
のフォトレジスト膜５の開口と第二のフォトレジスト膜
６の開口６ｂの開口幅が異なるので、半絶縁性ＧａＡｓ
基板１の表面から第一のフォトレジスト膜５の表面にか
けてマッシュルーム型ゲート電極８ａが形成される。こ
のとき、ゲート電極８ａの上部の幅は第二のフォトレジ
スト膜６の開口幅によって決まり、ゲート電極８ｂの下
部の幅（ゲート長）は第一のフォトレジスト膜５の開口
幅によって決まる。
ｉ（２０００Å）／Ｐｔ（１０００Å）／Ａｕ（５００
０Å）の積層電極膜８を真空蒸着する。このとき、第一
のフォトレジスト膜５の開口と第二のフォトレジスト膜
６の開口６ｂの開口幅が異なるので、半絶縁性ＧａＡｓ
基板１の表面から第一のフォトレジスト膜５の表面にか
けてマッシュルーム型ゲート電極８ａが形成される。こ
のとき、ゲート電極８ａの上部の幅は第二のフォトレジ
スト膜６の開口幅によって決まり、ゲート電極８ｂの下
部の幅（ゲート長）は第一のフォトレジスト膜５の開口
幅によって決まる。
【００２９】次に、図２（ｐ）に示すように、レジスト
リムバーにウェハを浸漬し、第二のフォトレジスト膜６
を溶かし、リフトオフにより、マッシュルーム型ゲート
電極８ａの形成を終了する。なお、硬化させた第一のフ
ォトレジスト膜５は、アッシング等によれば、容易に除
去することができる。この後、必要に応じて上層配線金
属、表面保護膜などを形成して、ＧａＡｓ−ＭＥＳＦＥ
Ｔが完成する。
リムバーにウェハを浸漬し、第二のフォトレジスト膜６
を溶かし、リフトオフにより、マッシュルーム型ゲート
電極８ａの形成を終了する。なお、硬化させた第一のフ
ォトレジスト膜５は、アッシング等によれば、容易に除
去することができる。この後、必要に応じて上層配線金
属、表面保護膜などを形成して、ＧａＡｓ−ＭＥＳＦＥ
Ｔが完成する。
【００３０】本実施例のＧａＡｓ−ＭＥＳＦＥＴの製造
方法においては、金属マスク３を形成する際に用いたフ
ォトマスク７を用いて第２のフォトレジスト膜６に開口
部６ｂをあけているので、素子の均一性を向上させるこ
とができる。つまり、別々のマスクを用いてマスクの数
が増加すると、個々のマスクの製作精度のばらつきが重
なってばらつきの大きな素子が発生するが、マスクを共
用化することによってマスク間のばらつきによる素子の
不均一をなくすことができる。よって、ＭＥＳＦＥＴを
再現性良く製作することが可能になる。
方法においては、金属マスク３を形成する際に用いたフ
ォトマスク７を用いて第２のフォトレジスト膜６に開口
部６ｂをあけているので、素子の均一性を向上させるこ
とができる。つまり、別々のマスクを用いてマスクの数
が増加すると、個々のマスクの製作精度のばらつきが重
なってばらつきの大きな素子が発生するが、マスクを共
用化することによってマスク間のばらつきによる素子の
不均一をなくすことができる。よって、ＭＥＳＦＥＴを
再現性良く製作することが可能になる。
【００３１】また、ＲＩＥによってダミーゲート２ａを
異方性エッチングする前にダミーゲート２ａを緩衝弗酸
を用いた等方性ウェットエッチングによって薄くしてい
るので、ダミーゲート２ａのエッチング工程の大部分を
選択性の良好なウエットエッチングによって行なうこと
ができ、ＲＩＥによって第一のフォトレジスト膜５がダ
ミーゲート２ａと共にエッチングされ、ゲート長を決め
る第一のフォトレジスト膜５の開口幅が変化するのを抑
制することができ、ゲート長の制御性が向上する。一
方、最終段階ではＲＩＥによってダミーゲート２ａをエ
ッチングして基板１を露出させているので、ウエットエ
ッチングによってＳｉＮx膜２を全て除去してしまうこ
とがなく、ゲート長の精度を向上させること、及びリセ
ス領域が不必要に広がることを防止することができる。
異方性エッチングする前にダミーゲート２ａを緩衝弗酸
を用いた等方性ウェットエッチングによって薄くしてい
るので、ダミーゲート２ａのエッチング工程の大部分を
選択性の良好なウエットエッチングによって行なうこと
ができ、ＲＩＥによって第一のフォトレジスト膜５がダ
ミーゲート２ａと共にエッチングされ、ゲート長を決め
る第一のフォトレジスト膜５の開口幅が変化するのを抑
制することができ、ゲート長の制御性が向上する。一
方、最終段階ではＲＩＥによってダミーゲート２ａをエ
ッチングして基板１を露出させているので、ウエットエ
ッチングによってＳｉＮx膜２を全て除去してしまうこ
とがなく、ゲート長の精度を向上させること、及びリセ
ス領域が不必要に広がることを防止することができる。
【００３２】なお、本発明は、ＭＥＳＦＥＴ以外にも、
ＨＥＭＴ構造デバイスにも適用できる。
ＨＥＭＴ構造デバイスにも適用できる。
【００３３】
【発明の効果】本発明によれば、マッシュルーム型ない
しＴ型のゲート電極とソース・ドレイン領域を自己整合
的に精度よく形成することができるので、ゲート長を短
くした場合にもゲート電極の断面積をかせいでゲート抵
抗の増加を抑制することができる。従って、低抵抗の例
えばサブクォーターミクロンの小さなゲート長のゲート
電極を形成することができ、素子の高周波特性や雑音特
性を向上させることができる。
しＴ型のゲート電極とソース・ドレイン領域を自己整合
的に精度よく形成することができるので、ゲート長を短
くした場合にもゲート電極の断面積をかせいでゲート抵
抗の増加を抑制することができる。従って、低抵抗の例
えばサブクォーターミクロンの小さなゲート長のゲート
電極を形成することができ、素子の高周波特性や雑音特
性を向上させることができる。
【００３４】しかも、第一及び第二のレジスト膜を形成
した後、イオン注入用マスクをパターニングする際に用
いたマスクパターンを用いて第二のレジスト膜を開口し
ているので、異なるマスクパターン間の製作誤差（ばら
つき）によるイオン注入層とゲート電極との位置ずれを
なくすことができ、半導体装置の均一性を向上させるこ
とができる。また、マスクの必要数も減少するので、マ
スクコストも安価となる。
した後、イオン注入用マスクをパターニングする際に用
いたマスクパターンを用いて第二のレジスト膜を開口し
ているので、異なるマスクパターン間の製作誤差（ばら
つき）によるイオン注入層とゲート電極との位置ずれを
なくすことができ、半導体装置の均一性を向上させるこ
とができる。また、マスクの必要数も減少するので、マ
スクコストも安価となる。
【００３５】また、ダミーゲートを除去する工程では、
ウエットエッチングと異方性ドライエッチングを併用す
れば、異方性エッチング所要時間を短くできるので、ダ
ミーゲートをＲＩＥ等により異方性ドライエッチングす
る際に第１のレジスト膜が同時にエッチングされるのを
防止でき、ゲート長の制御性が向上する。また、半導体
基板のゲート電極形成位置をリセスエッチングする場合
には、ＳｉＮxを異方性ドライエッチングにて除去して
おり、所望のＧａＡｓ基板表面のみが露出しているた
め、リセス領域が不必要に広がることを防止することが
できる。
ウエットエッチングと異方性ドライエッチングを併用す
れば、異方性エッチング所要時間を短くできるので、ダ
ミーゲートをＲＩＥ等により異方性ドライエッチングす
る際に第１のレジスト膜が同時にエッチングされるのを
防止でき、ゲート長の制御性が向上する。また、半導体
基板のゲート電極形成位置をリセスエッチングする場合
には、ＳｉＮxを異方性ドライエッチングにて除去して
おり、所望のＧａＡｓ基板表面のみが露出しているた
め、リセス領域が不必要に広がることを防止することが
できる。
【図１】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）は本発明の一実施例による半導体装置の製造方法
を示す断面図である。
（ｈ）は本発明の一実施例による半導体装置の製造方法
を示す断面図である。
【図２】（ｉ）（ｊ）（ｋ）（ｌ）（ｍ）（ｎ）（ｏ）
（ｐ）は図１の分図である。
（ｐ）は図１の分図である。
【図３】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）（ｉ）（ｊ）は従来例による半導体装置の製造方
法を示す断面図である。
（ｈ）（ｉ）（ｊ）は従来例による半導体装置の製造方
法を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 １ｂ ソース領域 １ｃ ドレイン領域 ２ａ ダミーゲート ３ 金属マスク（イオン注入用マスク） ５ 第一のフォトレジスト膜 ６ 第二のフォトレジスト膜 ７ フォトマスク ８ａ マッシュルーム型ゲート電極
Claims (2)
- 【請求項１】 半導体基板上にダミーゲートを形成する
と共にダミーゲートの上面にダミーゲートよりも幅広の
イオン注入用マスクを形成する工程と、 前記イオン注入用マスクを用いて半導体基板にイオン注
入層を形成する工程と、 前記イオン注入用マスクを除去した後、前記ダミーゲー
トの頂面を露出させるようにして第一のレジスト膜内に
ダミーゲートを埋め込む工程と、 第一のレジスト膜の上に第二のレジスト膜を形成する工
程と、 前記イオン注入用マスクをパターニングする際に用いた
マスクパターンを用いて第二のレジスト膜を開口し、ダ
ミーゲートの上面を露出させる工程と、 第二のレジスト膜の前記開口を通してダミーゲートを除
去する工程と、 第一及び第二のレジスト膜の各開口内に下部の幅よりも
上部の幅が広くなったゲート電極を形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第二のレジスト膜の開口を通して前
記ダミーゲートを除去する工程において、 ウエットエッチング法によってダミーゲートの厚みを薄
くした後、異方性ドライエッチングによって半導体基板
が露出するまでダミーゲートを除去することを特徴とす
る請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04262822A JP3106379B2 (ja) | 1992-09-03 | 1992-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04262822A JP3106379B2 (ja) | 1992-09-03 | 1992-09-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684954A true JPH0684954A (ja) | 1994-03-25 |
| JP3106379B2 JP3106379B2 (ja) | 2000-11-06 |
Family
ID=17381098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04262822A Expired - Lifetime JP3106379B2 (ja) | 1992-09-03 | 1992-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106379B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856232A (en) * | 1995-11-21 | 1999-01-05 | Electronics And Telecommunications Research Institute | Method for fabricating T-shaped electrode and metal layer having low resistance |
| KR100366422B1 (ko) * | 1998-10-29 | 2003-04-23 | 주식회사 하이닉스반도체 | 금속트랜지스터제조방법 |
-
1992
- 1992-09-03 JP JP04262822A patent/JP3106379B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856232A (en) * | 1995-11-21 | 1999-01-05 | Electronics And Telecommunications Research Institute | Method for fabricating T-shaped electrode and metal layer having low resistance |
| KR100366422B1 (ko) * | 1998-10-29 | 2003-04-23 | 주식회사 하이닉스반도체 | 금속트랜지스터제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3106379B2 (ja) | 2000-11-06 |
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