JPH05218092A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH05218092A JPH05218092A JP1272292A JP1272292A JPH05218092A JP H05218092 A JPH05218092 A JP H05218092A JP 1272292 A JP1272292 A JP 1272292A JP 1272292 A JP1272292 A JP 1272292A JP H05218092 A JPH05218092 A JP H05218092A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- insulating film
- gate
- recess
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005669 field effect Effects 0.000 title description 9
- 238000004519 manufacturing process Methods 0.000 title description 4
- 239000002184 metal Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 15
- SBASXUCJHJRPEV-UHFFFAOYSA-N 2-(2-methoxyethoxy)ethanol Chemical compound COCCOCCO SBASXUCJHJRPEV-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- RGSFGYAAUTVSQA-UHFFFAOYSA-N Cyclopentane Chemical compound C1CCCC1 RGSFGYAAUTVSQA-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- DMEGYFMYUHOHGS-UHFFFAOYSA-N heptamethylene Natural products C1CCCCCC1 DMEGYFMYUHOHGS-UHFFFAOYSA-N 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 30
- 230000015556 catabolic process Effects 0.000 abstract description 5
- BGTOWKSIORTVQH-UHFFFAOYSA-N cyclopentanone Chemical compound O=C1CCCC1 BGTOWKSIORTVQH-UHFFFAOYSA-N 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- SXYRTDICSOVQNZ-UHFFFAOYSA-N 1-(2-methoxyethoxy)ethanol Chemical compound COCCOC(C)O SXYRTDICSOVQNZ-UHFFFAOYSA-N 0.000 description 1
- 229910018885 Pt—Au Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】ゲート電極への電界集中を起り難くして耐圧を
向上させるとともに、ゲート−ソース間の容量を小さく
する。 【構成】ＧａＡｓ基板１上に絶縁膜４および金属膜５を
順次形成し、レジスト６をマスクとして金属膜５および
絶縁膜５を異方性エッチングしたのち動作層３をエッチ
ングしてリセスを形成する。つぎにシクロペンタノンと
２−（２−メトキシエトキシ）エタノールを主成分とす
るレジスト７を塗布し、紫外線照射および現像により絶
縁膜４直下のリセス内にレジスト７ａ，７ｂを残して、
ゲート金属８を堆積する。
向上させるとともに、ゲート−ソース間の容量を小さく
する。 【構成】ＧａＡｓ基板１上に絶縁膜４および金属膜５を
順次形成し、レジスト６をマスクとして金属膜５および
絶縁膜５を異方性エッチングしたのち動作層３をエッチ
ングしてリセスを形成する。つぎにシクロペンタノンと
２−（２−メトキシエトキシ）エタノールを主成分とす
るレジスト７を塗布し、紫外線照射および現像により絶
縁膜４直下のリセス内にレジスト７ａ，７ｂを残して、
ゲート金属８を堆積する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に関し、特に化合物半導体を用いたリセス構造
を有する電界効果トランジスタのゲート電極の形成方法
に関するものである。
製造方法に関し、特に化合物半導体を用いたリセス構造
を有する電界効果トランジスタのゲート電極の形成方法
に関するものである。
【０００２】
【従来の技術】従来のプレーナ型ショットキゲート電界
効果トランジスタ（ＭＥＳＦＥＴ）について、図４を参
照して説明する。
効果トランジスタ（ＭＥＳＦＥＴ）について、図４を参
照して説明する。
【０００３】はじめに半絶縁性ＧａＡｓ基板１にノンド
ープＧａＡｓバッファ層２および薄いＮ型ＧａＡｓ動作
層３をエピタキシャル成長させる。ここでノンドープＧ
ａＡｓバッファ層２およびＮ型ＧａＡｓ動作層３のエピ
タキシャル成長を省略して、半絶縁性ＧａＡｓ基板１に
直接Ｓｉをイオン注入してＮ型ＧａＡｓ動作層３を形成
することもある。
ープＧａＡｓバッファ層２および薄いＮ型ＧａＡｓ動作
層３をエピタキシャル成長させる。ここでノンドープＧ
ａＡｓバッファ層２およびＮ型ＧａＡｓ動作層３のエピ
タキシャル成長を省略して、半絶縁性ＧａＡｓ基板１に
直接Ｓｉをイオン注入してＮ型ＧａＡｓ動作層３を形成
することもある。
【０００４】つぎにＮ型ＧａＡｓ動作層３にオーミック
接触するソース電極９およびドレイン電極１０を形成し
たのち、ショットキ接触するゲート電極８を形成して素
子部が完成する。
接触するソース電極９およびドレイン電極１０を形成し
たのち、ショットキ接触するゲート電極８を形成して素
子部が完成する。
【０００５】このＭＥＳＦＥＴにおいて、ソース電極９
とゲート電極１０との間のＮ型ＧａＡｓ動作層３の抵抗
（以下ソース抵抗と記す）が大きいので、高周波特性や
高速動作が制限されることが知られている。
とゲート電極１０との間のＮ型ＧａＡｓ動作層３の抵抗
（以下ソース抵抗と記す）が大きいので、高周波特性や
高速動作が制限されることが知られている。
【０００６】この特性を改善するには動作層のキャリア
濃度を高めるか、動作層を厚くする必要があるが、いず
れにしてもピンチオフ電圧が過大になるという問題が生
じる。キャリア濃度を高めるとゲート耐圧が低下すると
いう問題が生じる。
濃度を高めるか、動作層を厚くする必要があるが、いず
れにしてもピンチオフ電圧が過大になるという問題が生
じる。キャリア濃度を高めるとゲート耐圧が低下すると
いう問題が生じる。
【０００７】この問題を解決したリセス型ＭＥＳＦＥＴ
について、図５（ａ）〜（ｃ）を参照して説明する。
について、図５（ａ）〜（ｃ）を参照して説明する。
【０００８】はじめに図５（ａ）に示すように、半絶縁
性ＧａＡｓ基板１にノンドープＧａＡｓバッファ層２お
よび厚いＮ型ＧａＡｓ動作層３をエピタキシャル成長さ
せる。ここでノンドープＧａＡｓバッファ層２を省略し
て、半絶縁性ＧａＡｓ基板１に直接Ｓｉをイオン注入し
て厚いＮ型ＧａＡｓ動作層３を形成することもできる。
性ＧａＡｓ基板１にノンドープＧａＡｓバッファ層２お
よび厚いＮ型ＧａＡｓ動作層３をエピタキシャル成長さ
せる。ここでノンドープＧａＡｓバッファ層２を省略し
て、半絶縁性ＧａＡｓ基板１に直接Ｓｉをイオン注入し
て厚いＮ型ＧａＡｓ動作層３を形成することもできる。
【０００９】つぎに図５（ｂ）に示すように、ＣＶＤ法
によるＳｉＯ2 またはＳｉＮX などからなる絶縁膜４を
堆積し、レジスト６をマスクとして異方性ドライエッチ
ングによりゲート開口を形成する。特にサブミクロンの
ゲート長をもつゲート電極には、１／１０μｍ以内の高
精度を要するので、この工程ではウェットエッチングは
行なわれない。
によるＳｉＯ2 またはＳｉＮX などからなる絶縁膜４を
堆積し、レジスト６をマスクとして異方性ドライエッチ
ングによりゲート開口を形成する。特にサブミクロンの
ゲート長をもつゲート電極には、１／１０μｍ以内の高
精度を要するので、この工程ではウェットエッチングは
行なわれない。
【００１０】つぎに図５（ｃ）に示すように、硫酸およ
び過酸化水素の混合液を用いてＮ型ＧａＡｓ動作層３を
エッチングしてリセスを形成する。つぎにソース電極
９、ドレイン電極１０、ゲート電極８を形成して素子部
が完成する。
び過酸化水素の混合液を用いてＮ型ＧａＡｓ動作層３を
エッチングしてリセスを形成する。つぎにソース電極
９、ドレイン電極１０、ゲート電極８を形成して素子部
が完成する。
【００１１】
【発明が解決しようとする課題】従来のリセス型ＭＥＳ
ＦＥＴにおいて、図５（ｃ）に示すように蒸着またはス
パッタによりリセス内にゲート金属を蒸着またはスパッ
タするとき、ゲート長Ｌg を正確に制御することができ
ない。
ＦＥＴにおいて、図５（ｃ）に示すように蒸着またはス
パッタによりリセス内にゲート金属を蒸着またはスパッ
タするとき、ゲート長Ｌg を正確に制御することができ
ない。
【００１２】またゲート金属がリセス領域に回り込むの
で、ゲート電極８側面とＮ型ＧａＡｓ動作層３との間の
ゲート−ソース間容量Ｃgsが増加し、高周波特性が低下
する。
で、ゲート電極８側面とＮ型ＧａＡｓ動作層３との間の
ゲート−ソース間容量Ｃgsが増加し、高周波特性が低下
する。
【００１３】さらに絶縁膜４をマスクとしてＮ型ＧａＡ
ｓ動作層３をウェットエッチングしているので、絶縁膜
４が“ひさし”となり、そこでゲート金属が極めて薄く
なったり段切れして、ゲート抵抗が極端に高くなる。そ
のため特性劣化や歩留低下という問題が生じている。
ｓ動作層３をウェットエッチングしているので、絶縁膜
４が“ひさし”となり、そこでゲート金属が極めて薄く
なったり段切れして、ゲート抵抗が極端に高くなる。そ
のため特性劣化や歩留低下という問題が生じている。
【００１４】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、半導体基板の一主面上に絶縁膜お
よび金属膜を順次堆積する工程と、第１のレジストをマ
スクとして前記金属膜および前記絶縁膜を異方性ドライ
エッチングしたのち前記絶縁膜をマスクとして前記半導
体基板の表面をエッチングしてリセスを形成する工程
と、シクロペンタンおよび２−（２−メトキシエトキ
シ）エタノールを主成分とする第２のレジストを塗布し
たのち紫外線を照射して現像する工程と、全面にゲート
金属を堆積したのち前記リセスの直上近傍を覆う第３の
レジストをマスクとして前記ゲート金属をエッチングす
る工程と、前記絶縁膜および前記第２のレジストを除去
してゲート電極を形成する工程とを含むものである。
ジスタの製造方法は、半導体基板の一主面上に絶縁膜お
よび金属膜を順次堆積する工程と、第１のレジストをマ
スクとして前記金属膜および前記絶縁膜を異方性ドライ
エッチングしたのち前記絶縁膜をマスクとして前記半導
体基板の表面をエッチングしてリセスを形成する工程
と、シクロペンタンおよび２−（２−メトキシエトキ
シ）エタノールを主成分とする第２のレジストを塗布し
たのち紫外線を照射して現像する工程と、全面にゲート
金属を堆積したのち前記リセスの直上近傍を覆う第３の
レジストをマスクとして前記ゲート金属をエッチングす
る工程と、前記絶縁膜および前記第２のレジストを除去
してゲート電極を形成する工程とを含むものである。
【００１５】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【００１６】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２
および厚さ０．１５〜０．３μｍ、キャリア濃度２〜３
×１０17ｃｍ-3のＮ型ＧａＡｓ動作層３をエピタキシャ
ル成長させる。つぎに素子間分離（図示せず）を行なっ
たのち、ＣＶＤ法による厚さ０．３〜０．７μｍのＳｉ
Ｏ2 膜からなる絶縁膜４を堆積し、その上にスパッタ法
により厚さ０．１〜０．３μｍのＷＳｉX からなる金属
膜５を堆積する。
性ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２
および厚さ０．１５〜０．３μｍ、キャリア濃度２〜３
×１０17ｃｍ-3のＮ型ＧａＡｓ動作層３をエピタキシャ
ル成長させる。つぎに素子間分離（図示せず）を行なっ
たのち、ＣＶＤ法による厚さ０．３〜０．７μｍのＳｉ
Ｏ2 膜からなる絶縁膜４を堆積し、その上にスパッタ法
により厚さ０．１〜０．３μｍのＷＳｉX からなる金属
膜５を堆積する。
【００１７】つぎに第１のレジスト６を塗布したのちｇ
線またはｉ線ステッパを用いてパターニングする。第１
のレジスト６としては例えば東京応化工業製のＴＳＭＲ
−８９００または住友化学製のＰＦＩ−１５を用いる。
線またはｉ線ステッパを用いてパターニングする。第１
のレジスト６としては例えば東京応化工業製のＴＳＭＲ
−８９００または住友化学製のＰＦＩ−１５を用いる。
【００１８】つぎに金属膜５をＳＦ6 、ＣＨＦ3 などの
ガスを用いた反応性イオンエッチングにより金属膜５を
異方性エッチングする。つぎにＣＦ4 、ＳＦ6 などのガ
スを用いた反応性イオンエッチングにより絶縁膜４を異
方性エッチングする。
ガスを用いた反応性イオンエッチングにより金属膜５を
異方性エッチングする。つぎにＣＦ4 、ＳＦ6 などのガ
スを用いた反応性イオンエッチングにより絶縁膜４を異
方性エッチングする。
【００１９】つぎに図１（ｂ）に示すように、第１のレ
ジスト６を除去したのちＮ型ＧａＡｓ動作層３を硫酸お
よび過酸化水素の混合液を用いてウェットエッチングし
てリセスを形成する。
ジスト６を除去したのちＮ型ＧａＡｓ動作層３を硫酸お
よび過酸化水素の混合液を用いてウェットエッチングし
てリセスを形成する。
【００２０】つぎにシクロペンタノンおよび２−（２−
メトキシエトキシ）エタノールを主成分とするＤｅｅｐ
ＵＶに感度をもつ第２のレジスト７を塗布してから２５
０℃のオーブン内で４５分間ベーキングする。このベー
キングにより第２のレジスト７はリセス内の隙間に完全
に入り込み、感光特性および密着性が安定化される。第
２のレジストとしては例えばシプレイ社製ＳＡＬ１１０
を用いる。
メトキシエトキシ）エタノールを主成分とするＤｅｅｐ
ＵＶに感度をもつ第２のレジスト７を塗布してから２５
０℃のオーブン内で４５分間ベーキングする。このベー
キングにより第２のレジスト７はリセス内の隙間に完全
に入り込み、感光特性および密着性が安定化される。第
２のレジストとしては例えばシプレイ社製ＳＡＬ１１０
を用いる。
【００２１】つぎに全面にＤｅｅｐＵＶの紫外線ｈν
（波長λ＝２４０〜３００ｎｍ）を照射する。ここでは
外部のマスクを用いないので、照射条件は例えばキャノ
ン社製ＤｅｅｐＵＶ露光装置ＰＬＡ−５２０を用いて波
長２５０ｎｍの紫外線を１．５〜２．０Ｊ／ｃｍ2 照射
する。
（波長λ＝２４０〜３００ｎｍ）を照射する。ここでは
外部のマスクを用いないので、照射条件は例えばキャノ
ン社製ＤｅｅｐＵＶ露光装置ＰＬＡ−５２０を用いて波
長２５０ｎｍの紫外線を１．５〜２．０Ｊ／ｃｍ2 照射
する。
【００２２】このとき絶縁膜４の上に形成された金属膜
５がマスクとなって、絶縁膜４のひさしの下に入り込ん
でいる第２のレジスト７ａ，７ｂは感光しない。
５がマスクとなって、絶縁膜４のひさしの下に入り込ん
でいる第２のレジスト７ａ，７ｂは感光しない。
【００２３】つぎに図１（ｃ）に示すように、第２のレ
ジスト７専用の現像液で感光した第２のレジスト７を溶
解させることにより、リセス内の絶縁膜４のひさし直下
のみに第２のレジスト７ａ，７ｂを残す。例えばシプレ
イ社製のＳＡＬ１０１デベロッパで６０秒間現像する。
ジスト７専用の現像液で感光した第２のレジスト７を溶
解させることにより、リセス内の絶縁膜４のひさし直下
のみに第２のレジスト７ａ，７ｂを残す。例えばシプレ
イ社製のＳＡＬ１０１デベロッパで６０秒間現像する。
【００２４】つぎに図１（ｄ）に示すように、蒸着また
はスパッタによりゲート金属８を堆積したのち第３のレ
ジスト（図示せず）をマスクとして余分のゲート金属を
エッチングしたのち、弗酸系の溶液で絶縁膜４をエッチ
ングする。
はスパッタによりゲート金属８を堆積したのち第３のレ
ジスト（図示せず）をマスクとして余分のゲート金属を
エッチングしたのち、弗酸系の溶液で絶縁膜４をエッチ
ングする。
【００２５】本実施例では、ゲート金属として耐熱性お
よび耐薬品性のＷＳｉX を用いた。
よび耐薬品性のＷＳｉX を用いた。
【００２６】さらにゲート抵抗を低減するためＷＳｉX
の上にＴｉＮ−Ｐｔ−Ａｕのような低抵抗金属を形成す
る。ここでＴｉＮ−Ｐｔを用いるのは、ＷＳｉX とＡｕ
とが以上反応を起さないためと、密着性を良くするため
である。
の上にＴｉＮ−Ｐｔ−Ａｕのような低抵抗金属を形成す
る。ここでＴｉＮ−Ｐｔを用いるのは、ＷＳｉX とＡｕ
とが以上反応を起さないためと、密着性を良くするため
である。
【００２７】最後に例えばシプレイ社製のマイクロポジ
ット１１６５リムーバーを用いて第２のレジスト７ａ，
７ｂを溶解除去してゲート電極８が完成する。
ット１１６５リムーバーを用いて第２のレジスト７ａ，
７ｂを溶解除去してゲート電極８が完成する。
【００２８】ＭＥＳＦＥＴの重要特性の１つである遮断
周波数ｆT はソース−ゲート間容量Ｃgsおよび相互コン
ダクタンスｇm から次式によって表わされる。
周波数ｆT はソース−ゲート間容量Ｃgsおよび相互コン
ダクタンスｇm から次式によって表わされる。
【００２９】 ｆT ＝ｇm ／２πＣgs ‥‥‥‥（１） 遮断周波数ｆT のリセス−ゲート間距離Ｘ依存性を図３
に示す。ソース側のリセス端からゲート電極端までの距
離Ｘが大きくなるにつれて、Ｃgsが小さくなり、ｆT が
向上する。さらにＸを大きくするとｇm が低下してｆT
が下っていく。
に示す。ソース側のリセス端からゲート電極端までの距
離Ｘが大きくなるにつれて、Ｃgsが小さくなり、ｆT が
向上する。さらにＸを大きくするとｇm が低下してｆT
が下っていく。
【００３０】本実施例ではＸ＝０．３μｍにして従来構
造に比べてｆT を約１．３倍に向上させることができ
た。Ｎ型動作層３の不純物濃度を２．５×１０17ｃ
ｍ-3、厚さを０．２μｍとし、ゲート長Ｌg を０．５μ
ｍ、ゲート幅を１μｍとした。
造に比べてｆT を約１．３倍に向上させることができ
た。Ｎ型動作層３の不純物濃度を２．５×１０17ｃ
ｍ-3、厚さを０．２μｍとし、ゲート長Ｌg を０．５μ
ｍ、ゲート幅を１μｍとした。
【００３１】ここで第２のレジスト７として通常のノボ
ラック樹脂を主成分とするポジ型レジストを用いると、
つぎのような問題が生じる。 熱変質し易く、１５０℃以上のベーキングができな
いので、絶縁膜のひさし下に十分に入り込ませることが
できない。 耐熱性が低いのでゲート金属を蒸着またはスパッタ
するとき、およびゲート電極形成のためドライエッチン
グするときにレジストの変形や変質を生じる。 その結果、ゲート電極が変形したり、レジスト除去が困
難になる。
ラック樹脂を主成分とするポジ型レジストを用いると、
つぎのような問題が生じる。 熱変質し易く、１５０℃以上のベーキングができな
いので、絶縁膜のひさし下に十分に入り込ませることが
できない。 耐熱性が低いのでゲート金属を蒸着またはスパッタ
するとき、およびゲート電極形成のためドライエッチン
グするときにレジストの変形や変質を生じる。 その結果、ゲート電極が変形したり、レジスト除去が困
難になる。
【００３２】つぎに本発明の第２の実施例について、図
２（ａ），（ｂ）を参照して説明する。
２（ａ），（ｂ）を参照して説明する。
【００３３】はじめに第１の実施例と同様に、半絶縁性
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２、
Ｎ型ＧａＡｓ動作層３をエピタキシャル成長させる。つ
ぎに素子間分離（図示せず）を行なったのち絶縁膜４を
堆積し、第１のレジスト６をマスクとして絶縁膜４をエ
ッチングする。つぎに第１のレジストを除去したのちＮ
型ＧａＡｓ層３をウェットエッチングしてリセスを形成
する。つぎに第２のレジスト７を塗布してから、２５０
℃のベーキングを行なう。
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２、
Ｎ型ＧａＡｓ動作層３をエピタキシャル成長させる。つ
ぎに素子間分離（図示せず）を行なったのち絶縁膜４を
堆積し、第１のレジスト６をマスクとして絶縁膜４をエ
ッチングする。つぎに第１のレジストを除去したのちＮ
型ＧａＡｓ層３をウェットエッチングしてリセスを形成
する。つぎに第２のレジスト７を塗布してから、２５０
℃のベーキングを行なう。
【００３４】つぎに図２（ａ）に示すように、Ｏ2 ガス
を用いた異方性エッチングにより第２のレジスト７をエ
ッチングして、絶縁膜４の側面と絶縁膜４のひさし直下
に第２のレジスト７ｃ，７ｄを残す。
を用いた異方性エッチングにより第２のレジスト７をエ
ッチングして、絶縁膜４の側面と絶縁膜４のひさし直下
に第２のレジスト７ｃ，７ｄを残す。
【００３５】つぎに図２（ｂ）に示すように、蒸着また
はスパッタによりゲート金属８を堆積したのち第３のレ
ジスト（図示せず）をマスクとして余分のゲート金属を
エッチングする。つぎに弗酸系の溶液で絶縁膜４をエッ
チングし、第２のレジスト７ｃ，７ｄを溶解除去する。
はスパッタによりゲート金属８を堆積したのち第３のレ
ジスト（図示せず）をマスクとして余分のゲート金属を
エッチングする。つぎに弗酸系の溶液で絶縁膜４をエッ
チングし、第２のレジスト７ｃ，７ｄを溶解除去する。
【００３６】本実施例では絶縁膜４の側面にレジスト７
ｃ，７ｄが残るので、ゲート長を短縮することが可能に
なる。リセス内でのゲート電極位置が中央に寄るので、
さらに耐圧が向上するという利点がある。
ｃ，７ｄが残るので、ゲート長を短縮することが可能に
なる。リセス内でのゲート電極位置が中央に寄るので、
さらに耐圧が向上するという利点がある。
【００３７】また、第１の実施例と異なり、絶縁膜４の
上の金属膜が不要なうえ、ＤｅｅｐＵＶ光を照射しない
ので、工程が短縮できるという利点もある。
上の金属膜が不要なうえ、ＤｅｅｐＵＶ光を照射しない
ので、工程が短縮できるという利点もある。
【００３８】本発明は以上で述べたＧａＡｓＭＥＳＦＥ
Ｔのほか、ＧａＡｓ／ＧａＡｌＡｓヘテロ接合二次元電
子ガスを用いた電界効果トランジスタや、ＩｎＰなどの
化合物半導体を用いた電界効果トランジスタに適用する
ことができる。
Ｔのほか、ＧａＡｓ／ＧａＡｌＡｓヘテロ接合二次元電
子ガスを用いた電界効果トランジスタや、ＩｎＰなどの
化合物半導体を用いた電界効果トランジスタに適用する
ことができる。
【００３９】
【発明の効果】リセス内をＤｅｅｐＵＶに感度をもつ耐
熱性レジストで埋め込む。絶縁膜上に形成された金属膜
をマスクとしてＤｅｅｐＵＶ光を垂直に照射し、現像し
たのちゲート金属を堆積する。
熱性レジストで埋め込む。絶縁膜上に形成された金属膜
をマスクとしてＤｅｅｐＵＶ光を垂直に照射し、現像し
たのちゲート金属を堆積する。
【００４０】その結果、リセス内に自己整合的にゲート
電極が形成できるので、高精度でゲート長の制御ができ
る。さらにリセス両端にはゲート金属が堆積しないの
で、ソース−ゲート間容量が低減でき、電界集中が緩和
されてゲート逆耐圧が向上する。さらに絶縁膜とリセス
との間にひさしがないので、ゲート金属の段切れが生じ
ないという効果がある。
電極が形成できるので、高精度でゲート長の制御ができ
る。さらにリセス両端にはゲート金属が堆積しないの
で、ソース−ゲート間容量が低減でき、電界集中が緩和
されてゲート逆耐圧が向上する。さらに絶縁膜とリセス
との間にひさしがないので、ゲート金属の段切れが生じ
ないという効果がある。
【００４１】このように、ソース−ゲート間抵抗が小さ
いリセス構造において、ソース−ゲート間容量を小さく
し、ゲート逆耐圧が高く、しかもゲート長の制御性が良
く、段切れが生じないＭＥＳＦＥＴを実現できる。
いリセス構造において、ソース−ゲート間容量を小さく
し、ゲート逆耐圧が高く、しかもゲート長の制御性が良
く、段切れが生じないＭＥＳＦＥＴを実現できる。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】遮断周波数ｆT のリセス−ゲート間距離Ｘの依
存性を示すグラフである。
存性を示すグラフである。
【図４】従来のプレーナ型電界効果トランジスタを示す
断面図である。
断面図である。
【図５】従来のリセス型電界効果トランジスタの製造方
法を示す断面図である。
法を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓバッファ層 ３ Ｎ型ＧａＡｓ動作層 ４ 絶縁膜 ５ 金属膜 ６ 第１のレジスト ７，７ａ，７ｂ，７ｃ，７ｄ 第２のレジスト ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 Ｌg ゲート長 ｈν 波長２４０〜３００ｎｍの紫外線 Ｘ リセス−ゲート間距離
Claims (2)
- 【請求項１】 半導体基板の一主面上に絶縁膜および金
属膜を順次堆積する工程と、第１のレジストをマスクと
して前記金属膜および前記絶縁膜を異方性ドライエッチ
ングしたのち前記絶縁膜をマスクとして前記半導体基板
の表面をエッチングしてリセスを形成する工程と、シク
ロペンタンおよび２−（２−メトキシエトキシ）エタノ
ールを主成分とする第２のレジストを塗布したのち紫外
線を照射して現像する工程と、全面にゲート金属を堆積
したのち前記リセスの直上近傍を覆う第３のレジストを
マスクとして前記ゲート金属をエッチングする工程と、
前記絶縁膜および前記第２のレジストを除去してゲート
電極を形成する工程とを含む電界効果トランジスタの製
造方法。 - 【請求項２】 半導体基板の一主面上に絶縁膜および金
属膜を順次堆積する工程と、第１のレジストをマスクと
して前記金属膜および前記絶縁膜を異方性ドライエッチ
ングしたのち前記絶縁膜をマスクとして前記半導体基板
の表面をエッチングしてリセスを形成する工程と、シク
ロペンタンおよび２−（２−メトキシエトキシ）エタノ
ールを主成分とする第２のレジストを塗布したのち異方
性ドライエッチングして前記リセス領域の前記半導体基
板の表面を露出させる工程と、全面にゲート金属を堆積
したのち前記リセスの直上近傍を覆う第３のレジストを
マスクとして前記ゲート金属をエッチングする工程と、
前記絶縁膜および前記第２のレジストを除去してゲート
電極を形成する工程とを含む電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272292A JPH05218092A (ja) | 1992-01-28 | 1992-01-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272292A JPH05218092A (ja) | 1992-01-28 | 1992-01-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218092A true JPH05218092A (ja) | 1993-08-27 |
Family
ID=11813325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272292A Withdrawn JPH05218092A (ja) | 1992-01-28 | 1992-01-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218092A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235666A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 半導体装置及びその製造方法 |
| JP2015041714A (ja) * | 2013-08-23 | 2015-03-02 | 株式会社レーザーシステム | ショットキーバリアダイオード、ショットキーバリアダイオードの製造方法、電力伝送システムおよび電源線用無線接続コネクタ |
-
1992
- 1992-01-28 JP JP1272292A patent/JPH05218092A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235666A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 半導体装置及びその製造方法 |
| JP2015041714A (ja) * | 2013-08-23 | 2015-03-02 | 株式会社レーザーシステム | ショットキーバリアダイオード、ショットキーバリアダイオードの製造方法、電力伝送システムおよび電源線用無線接続コネクタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100262940B1 (ko) | 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법 | |
| US7648867B2 (en) | Method for fabricating a semiconductor device | |
| US5587328A (en) | Method for manufacturing semiconductor device | |
| JPH05218092A (ja) | 電界効果トランジスタの製造方法 | |
| KR100383663B1 (ko) | 계단형 리쎄스 게이트 구조를 갖는 자기 정렬 화합물반도체 소자 제조 방법 | |
| KR100324208B1 (ko) | 비대칭 티형 게이트전극을 갖는 화합물 반도체소자의제조방법 | |
| JPH0713982B2 (ja) | ショットキー型電界効果トランジスタの製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JP2503667B2 (ja) | 半導体装置の製造方法 | |
| JP3235548B2 (ja) | 半導体装置の製造方法 | |
| JP2803641B2 (ja) | 半導体装置の製造方法 | |
| JP2551348B2 (ja) | 半導体装置の製造方法 | |
| JP2798041B2 (ja) | 半導体装置の製造方法 | |
| JPH0684954A (ja) | 半導体装置の製造方法 | |
| KR100315423B1 (ko) | 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법 | |
| KR100849923B1 (ko) | 화합물 반도체소자의 제작방법 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JP2000243758A (ja) | 半導体装置及びその製造方法 | |
| JPH02180032A (ja) | ＧａＡｓ ＭＥＳＦＥＴの製造方法 | |
| JPH07335667A (ja) | 半導体装置の製造方法 | |
| JPH0327536A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59224178A (ja) | 電界効果トランジスタの製造方法 | |
| JPH11135519A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH0684951A (ja) | 半導体装置の製造方法 | |
| JPH09293735A (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |