JPH0685149A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0685149A
JPH0685149A JP4263057A JP26305792A JPH0685149A JP H0685149 A JPH0685149 A JP H0685149A JP 4263057 A JP4263057 A JP 4263057A JP 26305792 A JP26305792 A JP 26305792A JP H0685149 A JPH0685149 A JP H0685149A
Authority
JP
Japan
Prior art keywords
island
lead
leads
wire
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4263057A
Other languages
English (en)
Inventor
Takao Takahashi
隆雄 高橋
Chihomi Kamimura
千穂美 上村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4263057A priority Critical patent/JPH0685149A/ja
Publication of JPH0685149A publication Critical patent/JPH0685149A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 リード４ａ，４ｂのピッチ間隔をリードフレ
ームの加工寸法の制約内に収めつつ、リード数の増大や
搭載可能な半導体素子１の縮小を図る。 【構成】 その先端部がアイランド６の周縁近傍に位置
する複数の第１リード４ａと、その先端部が上記アイラ
ンド６からやや離れて位置する複数の第２リード４ｂと
を備え、上記アイランド６と第２リード４ｂとの間に、
表面上に散在するパッド部７，７ａ，７ｂを有するリー
ド固定用絶縁テープ１８を設け、素子電極と第２リード
とのワイヤ３ａ〜３ｃによる接続をリード固定用絶縁テ
ープ１８のパッド部７ａ，７ｂでもって中継するように
した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に半導体素子を搭載した半導体パッケージの多ピン化及
び該半導体パッケージの小型化に関するものである。
【０００２】
【従来の技術】図７は従来の半導体装置を説明するため
の図であり、図７(a) 及び図７(b) はそれぞれ内部構造
を示す透視平面図及び断面図である。図において、２０
０は半導体素子１を樹脂封止してなる半導体装置（以下
半導体パッケージという。）で、上記半導体素子１はリ
ードフレームのアイランド６の上に固着されており、そ
の上面周縁部に多数の素子電極２を有している。４は上
記半導体素子１の周辺に設けられ、例えば金線などのワ
イヤ３によって上記素子電極２と接続される複数のイン
ナーリード（以下リードという。）、５は上記アイラン
ド６を支持するタブ吊りリード、８は上記半導体素子１
の周囲に設けられ、上記各リード４を固定するためのリ
ード固定用絶縁テープで、接着材により各リードに固着
されている。また１０は半導体素子１をリード４，ワイ
ヤ３，アイランド６，タブ吊りリード５及びリード固定
用絶縁テープ８とともに封止する封止樹脂である。
【０００３】このような構造の半導体パッケージ２００
では、パッケージ内の半導体素子１への信号の入出力
は、上記素子電極２，ワイヤ３及びリード４を介して行
われる。
【０００４】またこのようなパッケージ２００では、半
導体素子１の小型チップ化及びパッケージ２００の多ピ
ン化によりリード４が細長く変形しやすくなっている
が、リード４はリード固定用絶縁テープ８により所定位
置に固定されているため、隣接するリード４同士が接触
することはない。
【０００５】
【発明が解決しようとする課題】ところが従来の半導体
パッケージでは、リードフレームを形成するためのリー
ドフレーム形成用板の板厚により加工寸法，つまり抜き
パターンの幅が制約を受けるため、リードのピッチ間隔
を一定値より小さくすることができず、リード４の数が
増やせないという問題があった。
【０００６】また上記抜きパターン幅の制約のため、リ
ードの先端をアイランド６に近か寄せられる距離にも限
界があり、さらにワイヤ長についてもワイヤが流れるた
め、あまり長くできないという制約があり、この結果ア
イランド６に搭載される半導体素子１のチップサイズも
制約されるという問題があった。つまりチップサイズが
小さい半導体素子では、その表面上の素子電極からリー
ドまでの距離が大きくなり、素子電極とリードとをワイ
ヤにより該ワイヤの垂れを招くことなく良好に接続する
ことができないという問題があった。
【０００７】本発明は上記のような問題点を解消するた
めになされたもので、リードのピッチ間隔をリードフレ
ームの加工寸法の制約内に収めつつ、リード数の増大や
搭載可能な半導体素子のチップサイズの縮小を図ること
ができる半導体装置を得ることを目的とする。
【０００８】また本発明は、リードのピッチ間隔をリー
ドフレームの加工寸法の制約内に収めつつ、リード数を
増大させることができ、しかもこの際ワイヤの垂れによ
るリードとワイヤとの接触を回避することができる半導
体装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、アイランドの周囲に放射状に配置された複数のリ
ードを、その先端部が上記アイランドの周縁近傍に位置
する複数の第１リードと、その先端部が上記アイランド
からやや離れて位置する複数の第２リードとから構成す
るとともに、上記アイランドと第２リードとの間に、表
面上に散在する導体部を有する、上記第１リードを固定
する絶縁固定テープを設け、アイランド上の半導体素子
の素子電極と第２リードとのワイヤによる接続を絶縁固
定テープの導体部でもって中継するようにしたものであ
る。
【００１０】この発明は上記半導体装置において、上記
絶縁固定テープ上の、アイランド側の内側導体部及びそ
の近傍の、第２リード側の外側導体部を接続するワイヤ
に代えて、上記絶縁固定テープの表面上に形成された、
上記内側及び外側導体部を接続する配線層を用いたもの
である。
【００１１】この発明は上記半導体装置において、上記
絶縁固定テープを、上記アイランドを囲むようその周り
に何周にも重ねて複数設け、上記素子電極と、これに対
応する第２リード部とのワイヤによる接続を、これらの
間に位置する各絶縁固定テープ上の所定の内側及び外側
導電部にて中継して行ったものである。
【００１２】この発明は上記半導体装置において、上記
各絶縁固定テープ上の内側導体部とその近傍の外側導体
部との接続に、上記ワイヤに代えて、各絶縁固定テープ
の表面上に形成された、上記内側導体部とその近傍の外
側導体部とを接続する配線層を用いたものである。
【００１３】この発明に係る半導体装置は、アイランド
の周囲に放射状に配置された複数のリードを、その先端
部がリードフレームのアイランドの周縁近傍に位置する
複数の第１リードと、その先端部が上記アイランド部か
らやや離れて位置する複数の第２リードとから構成する
とともに、上記アイランドと第２リードとの間に、第１
リードを固定する絶縁固定テープを設け、第２リードと
これに対応する素子電極とを接続するワイヤが上記絶縁
固定テープを跨ぐようにしたものである。
【００１４】この発明に係る半導体装置は、その表面上
に接地用及び電源用配線として用いられる導体層を有す
る、複数のリードを固定する絶縁固定テープをリードフ
レームのアイランドを囲むよう設け、上記素子電極のう
ち接地あるいは電源用の素子電極を絶縁固定テープ上の
導体層にワイヤにより接続したものである。
【００１５】
【作用】この発明においては、アイランドの周囲に放射
状に配置された複数のリードを、その先端部が上記アイ
ランドの周縁近傍に位置する第１リードと、その先端部
が上記アイランドからやや離れて位置する第２リードと
から構成するとともに、上記アイランドと第２リードと
の間に、表面上に散在する導体部を有する、上記第１リ
ードを固定する絶縁固定テープを設け、アイランド上の
半導体素子の素子電極と第２リードとのワイヤによる接
続を絶縁固定テープの導体部でもって中継するようにし
たから、複数のリードを上記第１リードとして、その先
端部を加工限界寸法まで近接させて配置し、さらに複数
のリードを上記第２リードとして第１リードの間に配置
することにより、リード数の増大を図ることができる。
【００１６】また、その先端部をその加工限界寸法まで
近接させて放射状に配置した複数のリードのうち、所定
のものを上記第２リードとし、残りのリードをその先端
部がアイランド部に近い第１リードとすることにより、
半導体素子のチップサイズの縮小が可能となる。
【００１７】またこの発明においては、上記絶縁固定テ
ープを、上記アイランドを囲むようその周りに何周にも
重ねて複数設け、上記半導体素子の素子電極とこれに対
応する第２リードとのワイヤによる接続を、これらの間
に位置する各絶縁固定テープ上の所定の内側及び外側導
電部でもって中継して行ったので、さらなるリード数の
増大や搭載可能な半導体素子のチップサイズの縮小を図
ることができる。
【００１８】またこの発明においては、アイランドの周
囲に放射状に配置された複数のリードを、その先端部が
上記アイランドの周縁近傍に位置する複数の第１リード
と、その先端部が上記アイランドからやや離れて位置す
る複数の第２リードとから構成するとともに、上記アイ
ランドと第２リードとの間に、第１リードを固定する絶
縁固定テープを設け、第２リードとこれに対応する素子
電極とを接続するワイヤが上記絶縁固定テープを跨ぐよ
うにしたので、上記と同様リード数の増大や半導体素子
のチップサイズの縮小を図ることができ、しかもこの
際、上記素子電極と第２リードとを接続するワイヤが上
記絶縁固定テープを跨いでいるため、ワイヤ長の増大に
より上記ワイヤの垂れや流れが生じても、上記絶縁固定
テープが該ワイヤと隣接するリードとの間のスペーサと
なり、これらの接触をほとんど防止することができる。
【００１９】またこの発明においては、その表面上に接
地用及び電源用配線として用いられる導体層を有する、
複数のリードを固定する絶縁固定テープをリードフレー
ムのアイランドを囲むよう設け、上記半導体素子の素子
電極のうち接地あるいは電源用の素子電極を上記絶縁固
定テープ上の導体層にワイヤにより接続したので、接地
あるいは電源用のリードが不要となる。このため該リー
ドの削減によりリード先端部に余裕が生じ、信号用リー
ドの数を増大したり、信号用リードの先端部を、そのピ
ッチ間隔が加工限界寸法になるまでアイランド側に寄せ
ることにより、搭載される半導体素子のチップサイズを
縮小したりすることができる。
【００２０】
【実施例】以下この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の第１の実施例による半導体
装置を説明するための図で、図１(a) 及び図１(b) はそ
れぞれ内部構造を示す透視平面図及び断面図である。
【００２１】図において、１０１は本実施例の半導体パ
ッケージで、４ａはその先端部が上記アイランド６の周
縁近傍に位置する第１リード、４ｂはその先端部が上記
アイランド部６からやや離れて位置する第２リード、１
８は上記アイランド６を囲むよう配置され、上記第１リ
ード４ａを固定するリード固定用絶縁テープで、その表
面には導体層の印刷によりボンディング可能な複数のパ
ッド部７，７ａ，７ｂが形成されている。また７ａ，７
ｂは上記リード部固定用絶縁テープ１８上の複数のパッ
ド部のうち、該テープ１８のアイランド６側に位置する
内側パッド部，第２リード側に位置する外側パッド部で
ある。またここで用いているリード固定用絶縁テープ１
８は、絶縁性フィルム上に上記パッド部を千鳥格子状に
形成し、所定の寸法形状に切断してなるものである。
【００２２】また３は上記第１リード４ａとこれに対向
する半導体素子１の素子電極２とを接続するワイヤ、３
ｃは上記第２リード４ｂとこれに対向するリード固定用
絶縁テープ１８上の外側パッド部７ｂとを接続する外ワ
イヤ、３ｂは上記外側パッド部７ｂとその近傍の内側パ
ッド部７ａとを接続する中間ワイヤ、３ａは該内側パッ
ド部７ａとこれに対向する半導体素子の素子電極２とを
接続する内ワイヤであり、その他の構成は従来の半導体
パッケージ２００と同一である。
【００２３】次に作用効果について説明する。このよう
な構成の半導体パッケージ１０１では、アイランド６の
周囲に放射状に配置された複数のリードを、その先端部
が上記アイランド６の周縁近傍に位置する第１リード４
ａと、その先端部が上記アイランド６からやや離れて位
置する第２リード４ｂとから構成するとともに、上記ア
イランド６と第２リード４ｂとの間に、表面上に散在す
るパッド部７，７ａ，７ｂを有するリード固定用絶縁テ
ープ１８を設けたので、複数のリードを上記第１リード
部４ａとして、その先端部を加工限界ピッチ間隔まで近
接させて配置し、さらに複数のリードを上記第２リード
４ｂとして第１リード４ａの間に配置することにより、
リード数の増大を図ることができる。
【００２４】またその先端部を加工限界のピッチ間隔ま
で近接させて放射状に配置した複数のリードのうち、所
定のものを上記第２リード４ｂとし、残りのリードをそ
の先端部がアイランド６に近い第１リード４ａとするこ
とにより、半導体素子１のチップサイズの縮小が可能と
なる。
【００２５】さらに、アイランド６上の半導体素子１の
素子電極２と第２リード４ｂとのワイヤ３ａ〜３ｃによ
る接続を、リード固定用絶縁テープ１８のパッド部７
ａ，７ｂでもって中継するようにしたので、ワイヤ長の
増大を回避してワイヤの垂れによるショートを防止でき
る。
【００２６】この結果チップサイズのより小さい半導体
素子１が搭載可能で、小型超多ピン化を図った、しかも
ワイヤのショート等の恐れのない信頼性の高い半導体パ
ッケージ１０１を得ることができる。
【００２７】図２(a) ，図２(b) は上記第１の実施例の
変形例による半導体装置を説明するための透視平面図及
び断面図であり、図において、１０１ａは本変形例の半
導体パッケージで、上記第１実施例の半導体パッケージ
１０１において、上記中間ワイヤ３ｂに代えて、上記リ
ード固定用絶縁テープ１８上に形成された、上記内側パ
ッド部７ａとその近傍の外側パッド部７ｂとを接続する
配線層１７を用いたもので、その他の構成は上記第１実
施例と同一である。このような構成の半導体パッケージ
１０１ａにおいても上記実施例と同様の効果がある。
【００２８】実施例２．図３は本発明の第２の実施例に
よる半導体装置を説明するための図であり、図３(a) 及
び図３(b) はそれぞれ内部構造を示す透視平面図及び断
面図である。図において、１０２は本発明の第２の実施
例による半導体パッケージで、上記第１実施例のパッケ
ージ１０１において、上記リード固定用絶縁テープを、
上記アイランド６を囲むようその周りに何周にも重ねて
複数設け、上記半導体素子１の素子電極２とこれに対応
する第２リード４ｂとのワイヤによる接続を、これらの
間に位置する各リード固定用絶縁テープ上の所定の内側
及び外側パッド部でもって中継して行ったものである。
【００２９】すなわち、２８ａは上記アイランド６の周
囲に配置された上記リード固定用絶縁テープ１８と同一
構成の内側リード固定用絶縁テープ、２８ｂは内側リー
ド固定用絶縁テープ２８ａの周囲に配置された、該テー
プ２８ａと同一構成の外側リード固定用絶縁テープであ
る。
【００３０】また２３ｅは上記第２リード４ｂとこれに
対向する外側リード固定用絶縁テープ２８ｂ上の外側パ
ッド部７ｂとを接続するワイヤ、２３ｄは上記テープ２
８ｂ上の外側パッド部７ｂとその近傍の内側パッド部７
ａとを接続するワイヤ、２３ｃはテープ２８ｂ上の内側
パッド部７ａとこれに対向するテープ２８ａ上の外側パ
ッド７ｂとを接続するワイヤ、２３ｂは該テープ２８ａ
上の外側パッド７ｂとその近傍の内側パッド７ａとを接
続するワイヤ、２３ａは該内側パッド７ａとこれに対向
する半導体素子１の素子電極２とを接続するワイヤであ
り、その他の構成は上記第１実施例の半導体パッケージ
１０１と同一である。
【００３１】このような構成の本発明の第２の実施例で
は、さらなるリード数の増大や搭載可能な半導体素子の
チップサイズの縮小を図ることができる。
【００３２】図４(a) ，(b) は上記第２の実施例の変形
例による半導体装置を説明するための透視平面図及び断
面図であり、図において、１０２ａは本実施例の半導体
パッケージで、上記半導体パッケージ１０２において、
上記リード固定用絶縁テープ上の内側及び外側パッド部
７ａ，７ｂを接続するワイヤ２３ｂ，２３ｄに代えて、
上記リード部固定用絶縁テープ２８ａ，２８ｂの表面上
に形成された、上記内側パッド部７ａとその近傍の外側
パッド部７ｂとを接続する配線層２７ａ，２７ｂを用い
たもので、その他の構成は上記第２実施例と同一であ
る。このような構成の半導体パッケージ１０２ａにおい
ても上記第２実施例と同様の効果がある。
【００３３】実施例３．図５はこの発明の第３の実施例
による半導体装置を説明するための図で、図５(a) 及び
図５(b) はそれぞれ内部構造を示す透視平面図及び断面
図である。
【００３４】図において、１０３は本実施例の半導体パ
ッケージで、４ａはその先端部が上記アイランド６の周
縁近傍に位置する第１リード、４ｂはその先端部が上記
アイランド６からやや離れて位置する第２リード、３８
は上記アイランド６を囲むよう配置され、上記第１リー
ド４ａを固定するリード固定用絶縁テープである。
【００３５】また３は上記第１リード４ａとこれに対向
する半導体素子１の素子電極２とを接続するワイヤ、３
３は上記第２リード４ｂとこれに対応する半導体素子１
の素子電極２とを上記リード固定用絶縁テープ３８を跨
いで接続するワイヤであり、その他の構成は第１実施例
の半導体パッケージ１０１と同一である。
【００３６】このような構成の第３の実施例では、上記
第１実施例と同様リード数の増大や半導体素子１のチッ
プサイズの縮小を図ることができるとともに、上記アイ
ランド６に搭載された半導体素子の素子電極２と、第２
リード４ｂとを接続するワイヤ３３が、これらの間に位
置するリード固定用絶縁テープ３８を跨いでいるため、
ワイヤ長の増大によりワイヤ３３の垂れや流れが生じて
も、上記リード固定用絶縁テープ３８がワイヤ３３とこ
れに隣接するリード４ａとの間のスペーサとなり、これ
らの接触をほとんど防止することができる。
【００３７】実施例４．図６はこの発明の第４の実施例
による半導体装置を説明するための図で、図６(a) 及び
図６(b) はそれぞれ内部構造を示す透視平面図及び断面
図である。
【００３８】図において、１０４は本実施例の半導体パ
ッケージで、４８はその表面上に接地用及び電源用配線
として用いられる導体層（プレーン層）を有する、複数
のリードを固定するリード部固定用絶縁テープで、リー
ドフレームのアイランド６を囲むよう設けられている。
また４３は上記半導体素子の素子電極２のうち接地ある
いは電源用の電極と、上記リード部固定用絶縁テープ４
８上の導体層４８ａとを接続するワイヤである。
【００３９】このような構成の半導体パッケージ１０４
では、リード固定用絶縁テープ４８に接地及び電源用の
プレーン層４８ａを設け、接地あるいは電源用の素子電
極２ａを上記プレーン層４８ａにワイヤ４３により接続
したので、該各素子電極２ａにより上記プレーン層４８
ａが共用されることとなり、従来必要であった接地及び
電源用のリードの削減に伴い、その削減分信号用リード
の数を増大したり、半導体素子１のチップサイズを縮小
したりすることができる。この結果チップサイズのより
小さい半導体素子が搭載可能で、小型超多ピン化を図っ
た半導体パッケージ１０４を得ることができる。
【００４０】
【発明の効果】以上のようにこの発明に係る半導体装置
によれば、アイランドに周囲に放射状に配置された複数
のリードを、その先端部がアイランドの周縁近傍に位置
する第１リードと、その先端部が上記アイランドからや
や離れて位置する第２リードとから構成するとともに、
上記アイランドと第２リードとの間に、表面上に散在す
る導体部を有する、上記第１リードを固定する絶縁固定
テープを設け、アイランド上の半導体素子の素子電極と
第２リードとのワイヤによる接続を絶縁固定テープの導
体部でもって中継するようにしたので、複数のリードを
上記第１リードとしてその先端部を加工限界寸法まで近
接させて配置し、さらに複数のリードを上記第２リード
として第１リードの間に配置することにより、リード数
の増大を図ることができる効果がある。
【００４１】また、その先端部を加工限界寸法まで近接
させて放射状に配置した複数のリードのうち、所定のも
のを上記第２リードとし、残りのリードをその先端部が
アイランドに近い第１リードとすることにより、半導体
素子のチップサイズの縮小が可能となる効果がある。
【００４２】またこの発明によれば上記半導体装置にお
いて、上記絶縁固定テープを、上記アイランドを囲むよ
うその周りに何周にも重ねて複数設け、上記半導体素子
の素子電極と、これに対応する第２リードとのワイヤに
よる接続を、これらの間に位置する各絶縁固定テープ上
の所定の内側及び外側導電部でもって中継して行ったの
で、さらなるリード数の増大や搭載可能な半導体素子の
チップサイズの縮小を図ることができる効果がある。
【００４３】またこの発明に係る半導体装置によれば、
アイランドの周囲に放射状に配置された複数のリード
を、その先端部がアイランドの周縁近傍に位置する複数
の第１リードと、その先端部が上記アイランドからやや
離れて位置する複数の第２リードとから構成するととも
に、上記アイランドと第２リードとの間に、第１リード
を固定する絶縁固定テープを設け、第２リードとこれに
対応する素子電極とを接続するワイヤが上記絶縁固定テ
ープを跨ぐようにしたので、上記と同様リード数の増大
や半導体素子のチップサイズの縮小を図ることができ、
しかもこの際、上記素子電極と第２リードとを接続する
ワイヤが上記絶縁固定テープを跨いでいるため、ワイヤ
長の増大によりワイヤの垂れや流れが生じても、ワイヤ
と隣接するリードとの接触をほとんど防止することがで
きる効果がある。
【００４４】またこの発明に係る半導体装置によれば、
その表面上に接地用及び電源用配線として用いられる導
体層を有する絶縁固定テープをリードフレームのアイラ
ンドを囲むよう設け、上記アイランドに搭載された半導
体素子の複数の素子電極のうち接地あるいは電源用の素
子電極を上記絶縁固定テープ上の導体層にワイヤにより
接続したので、不要となった接地あるいは電源用のリー
ドの削減によりリード先端部に余裕が生じ、これにより
信号用リードの数を増大したり、半導体素子のチップサ
イズを縮小したりすることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置を説明
するための図である。
【図２】上記第１実施例の半導体パッケージの変形例を
説明するための図である。
【図３】本発明の第２の実施例による半導体パッケージ
を説明するための図である。
【図４】上記第２の実施例の変形例による半導体パッケ
ージを説明するための図である。
【図５】本発明の第３の実施例による半導体パッケージ
を説明するための図である。
【図６】本発明の第４の実施例による半導体パッケージ
を説明するための図である。
【図７】従来の半導体パッケージを説明するための図で
ある。
【符号の説明】
１ 半導体素子 ２ 素子電極 ２ａ 接地／電源用の素子電極 ３，３ａ〜３ｃ，２３ａ〜２３ｅ、３３，４３ ワイヤ ４，４ａ，４ｂ リード ５ タブ吊りリード ６ アイランド ７，７ａ，７ｂ パッド部 １０ 封止樹脂 １７，２７ａ，２７ｂ 配線層 １８，２８ａ，２８ｂ，３８，４８ リード固定用絶縁
テープ ４８ａ 接地用及び電源プレーン層 １０１，１０１ａ，１０２，１０２ａ，１０３，１０４
半導体パッケージ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームのアイランド及び該アイ
    ランドの周囲に放射状に配置された複数のリードと、上
    記アイランド上に搭載され、その上面周縁に沿って複数
    の素子電極を有する半導体素子と、上記アイランドを囲
    むよう配置され、上記各リードを固定する絶縁固定テー
    プとを備え、上記各素子電極とこれに対応するリードと
    を配線部材により接続し、全体を樹脂封止してなる半導
    体装置において、 上記絶縁固定テープを、その表面に散在して位置するボ
    ンディング可能な複数の導体部を有する構造とし、 上記複数のリードを、 その先端部が上記アイランドの周縁近傍に位置する複数
    の第１リードと、その先端部が上記アイランドからやや
    離れて位置する複数の第２リードとから構成し、 上記配線部材として、 近接する所定の素子電極と上記絶縁固定テープの、アイ
    ランド側に位置する内側導体部とを接続する内ワイヤ
    と、 上記絶縁固定テープ上の内側導体部とその近傍の第２リ
    ード側に位置する外側導体部とを接続する中間ワイヤ
    と、 該外側導体部とその近傍の上記第２リードとを接続する
    外ワイヤとを備えたことを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記中間ワイヤに代えて、 上記絶縁固定テープの表面上に形成され、上記内側導体
    部とその近傍の外側導体部とを接続する配線層を用いた
    ことを特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 上記絶縁固定テープは、上記アイランドを囲むようその
    周りに複数周にわたって設けられており、 上記素子電極とこれに対応する第２リードとのワイヤに
    よる接続は、これらの間に位置する各絶縁固定テープ上
    の所定の内側及び外側導電部にて中継していることを特
    徴とする半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 上記各絶縁固定テープ上の内側導体部と外側導体部との
    接続には、上記中間ワイヤに代えて、 各絶縁支持テープの表面上に形成された、上記内側導体
    部と外側導体部とを接続する配線層を用いたことを特徴
    とする半導体装置。
  5. 【請求項５】 リードフレームのアイランド及び該アイ
    ランドの周囲に放射状に配置された複数のリードと、上
    記アイランド上に搭載され、その上面周縁に沿って複数
    の素子電極を有する半導体素子と、上記アイランドを囲
    むよう配置され、上記各リードを固定する絶縁固定テー
    プとを備え、上記素子電極とこれに対応するリードとを
    接続し、全体を樹脂封止してなる半導体装置において、 上記複数のリードを、 その先端部が上記アイランドの周縁近傍に位置する複数
    の第１リードと、その先端部が上記アイランドからやや
    離れて位置する複数の第２リードとから構成し、 上記配線部材として、 上記第１リードとその近傍の素子電極とを接続する短寸
    ワイヤと、 上記第２リードとこれに対応する素子電極と上記絶縁固
    定テープを跨いで接続する長寸ワイヤとを備えたことを
    特徴とする半導体装置。
  6. 【請求項６】 リードフレームのアイランド及び該アイ
    ランドの周囲に放射状に配置された複数のリードと、上
    記アイランド上に搭載され、その上面周縁に沿って複数
    の素子電極を有する半導体素子と、上記アイランドを囲
    むよう配置され、上記各リードを固定する絶縁固定テー
    プとを備え、上記素子電極とこれに対応するリードとを
    配線部材により接続し、全体を樹脂封止してなる半導体
    装置において、 上記絶縁固定テープを、その表面上に接地用及び電源用
    配線として用いられる導体層を有する構造とし、 上記複数の素子電極のうち接地あるいは電源用の素子電
    極を上記絶縁固定テープ上の導体層にワイヤにより接続
    したことを特徴とする半導体装置。
JP4263057A 1992-09-04 1992-09-04 半導体装置 Pending JPH0685149A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4263057A JPH0685149A (ja) 1992-09-04 1992-09-04 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4263057A JPH0685149A (ja) 1992-09-04 1992-09-04 半導体装置

Publications (1)

Publication Number Publication Date
JPH0685149A true JPH0685149A (ja) 1994-03-25

Family

ID=17384264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4263057A Pending JPH0685149A (ja) 1992-09-04 1992-09-04 半導体装置

Country Status (1)

Country Link
JP (1) JPH0685149A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139458A (ja) * 1995-11-14 1997-05-27 Nec Corp 半導体装置
US6005293A (en) * 1996-07-30 1999-12-21 Nec Corporation Wire-bonded semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139458A (ja) * 1995-11-14 1997-05-27 Nec Corp 半導体装置
US6005293A (en) * 1996-07-30 1999-12-21 Nec Corporation Wire-bonded semiconductor device

Similar Documents

Publication Publication Date Title
US5473514A (en) Semiconductor device having an interconnecting circuit board
US5373188A (en) Packaged semiconductor device including multiple semiconductor chips and cross-over lead
JPH088330B2 (ja) Ｌｏｃ型リードフレームを備えた半導体集積回路装置
JP3154579B2 (ja) 半導体素子搭載用のリードフレーム
JPH05109802A (ja) 半導体装置
JP3493118B2 (ja) 半導体素子及び半導体装置
JPH04233244A (ja) 集積回路アセンブリ
JPS622628A (ja) 半導体装置
JPH0685149A (ja) 半導体装置
JPH06204390A (ja) 半導体装置
JPS6141246Y2 (ja)
KR200254415Y1 (ko) 반도체패키지
JPH06224369A (ja) 半導体装置
JPS63104435A (ja) 半導体装置
JP2587722Y2 (ja) 半導体装置
KR970001890B1 (ko) 상호연결회로기판을 갖춘 반도체장치
JPH0888310A (ja) 樹脂封止半導体装置
JPH01206660A (ja) リードフレームおよびこれを用いた半導体装置
JPH0637234A (ja) 半導体装置
JPH0430541A (ja) 半導体装置
JPH05291478A (ja) 樹脂封止型半導体装置
JPH10200037A (ja) リードフレーム及びこれを用いた半導体装置
JPS61137334A (ja) 半導体装置
JPH06326235A (ja) 半導体装置
JPH0631157U (ja) Ｌｓｉリードフレーム