JPH0685199A

JPH0685199A - メモリセル

Info

Publication number: JPH0685199A
Application number: JP5017955A
Authority: JP
Inventors: B Chin William; ウイリアム・ビー・チン; D Jones Frank; フランク・デイー・ジヨーンズ; Glen A Ritter; グレン・エー・リツター; F Stainson William; ウイリアム・エフ・ステインソン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-02-28
Filing date: 1993-01-08
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】ＲＡＭチツプの設計において、書込み時間及び
セルサイズの双方を最小にする。【構成】相補形バイポーラトランジスタ・スタテイツク
ＲＡＭセルはＰＮ−金属（ＰＮＭ）非飽和トランジスタ
を有する。クロス結合したシリコン制御整流素子（ＳＣ
Ｒ）がメモリセルを形成する。各ＳＣＲの第２のＰＮ接
合はＰＮＭトランジスタによつてクランプされる。各Ｐ
ＮＭのコレクタ及びベースは一緒に接続される。このセ
ルから一対の相補形ビツトラインへの接続は、一対のシ
ヨツトキーバリアダイオード（ＳＢＤ）を介してなされ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリセルに関し、特に
半導体メモリアレイについて、相補形バイポーラトラン
ジスタ・メモリセルアレイに適用して好適なものであ
る。

【０００２】

【従来の技術】米国特許第 3,863,229号の相補形トラン
ジスタスイツチ（ＣＴＳ）セルは従来の高性能トランジ
スタメモリセルである。基本的にこのＣＴＳセルは図４
に示すように、一対のクロス結合したＰＮＰＮ（シリコ
ン制御整流素子すなわちＳＣＲ）スイツチング素子であ
る。ＳＣＲがターンオンして飽和すると、その制御ゲー
ト接合電圧を低下させてＳＣＲの真性トランジスタをタ
ーンオフさせることによつてのみＳＣＲをターンオフさ
せ得る。しかしながら、図４のＣＴＳセルはシヨツトキ
ーバリアダイオード（ＳＢＤ）ＳＬ及びＳＲを介して書
き込まれる。このＣＴＳセルの書込みはＳＢＤを介して
なされるので、ＢＬ又はＢＲを低状態に引き下げてもセ
ルには影響が及ばない。そのかわり、ＢＬ又はＢＲのい
ずれかを十分に高く引き上げ、十分なベース（制御ゲー
ト）電圧を供給して「オフ」ＮＰＮトランジスタをター
ンオンさせると共に、「オン」ＰＮＰトランジスタのベ
ース（制御ゲート）電圧を低下させてこの「オン」ＰＮ
Ｐトランジスタをターンオフさせることによつて、セル
の状態は切り換わる。「オフ」ＮＰＮトランジスタをタ
ーンオンし、かつ「オン」ＰＮＰトランジスタをターン
オフした結果、「オン」ＳＣＲはターンオフし「オフ」
ＳＣＲはターンオンする。ＳＣＲの定常状態を切り換え
るのに必要な時間は、充電されて飽和状態にあるキヤパ
シタを放電させるのに必要な時間に依存する。従つて、
クロス結合したＳＣＲのセルの書込みは難しく、書込み
時間が比較的長い。

【０００３】書込み時間を減少させるために各ＣＴＳセ
ルのＳＣＲはＳＢＤを有し、このＳＢＤは第２のＰＮ接
合を跨ぐ、すなわちＳＣＲの制御ゲート（２つの真性相
補トランジスタのベース）間にある。真性ＰＮＰトラン
ジスタのベースは真性ＮＰＮトランジスタの電流伝導端
子（そのコレクタ）の１つであり、逆に真性ＰＮＰトラ
ンジスタの電流伝導端子は真性ＮＰＮトランジスタのベ
ースであるので、ＳＢＤはＳＣＲが完全にターンオンす
ることを防ぎ、これにより「オン」ＳＣＲの真性ＮＰＮ
トランジスタ及び真性ＰＮＰトランジスタの飽和を防
ぐ。これらのＳＢＤは各真性トランジスタにおけるコレ
クタのオン電圧をそのベース電圧にクランプすることに
よつてＳＣＲの飽和を防ぐので、これらのＳＢＤを「ク
ランピング」ＳＢＤと呼ぶ。

【０００４】クランピングＳＢＤは飽和を防ぎ、これに
対応してＳＣＲのターンオフ時間が長くならないように
するが、クランピングＳＢＤはＣＴＳセルの面積のかな
りの部分を占有する。同一のチツプ面積内に一段と多く
のメモリセルを配置することができるので、一段と小さ
いＲＡＭセルの方が最適である。書込み時間及びセルサ
イズの双方を最小にすることは、ＲＡＭチツプ設計にお
ける主要な目的である。

【０００５】図５は図４に示す従来のクランプ型ＣＴＳ
セルの物性的断面であり、一般的なセルの一方の半分に
おける空間的関係を示し、例えばＰＬ、ＮＬ、ＳＢＣＬ
及びＳＬを示す。各ＰＮＰＮスイツチング素子（ＳＣ
Ｒ）はこれらの順に領域１００、領域１０２、領域１０
４及び領域１０６から構成される。真性ＰＮＰトランジ
スタはエミツタ１００、ベース１０２及びコレクタ１０
４でなる。真性ＮＰＮトランジスタはコレクタ１０２、
ベース１０４及びエミツタ１０６でなる。クランピング
ＳＢＤは、金属部１０８がｎ領域１０２に直接コンタク
トすることによつて形成される。Ｐ領域１０４はクラン
ピングＳＢＤを囲む保護リングを提供してシヨツトキー
接合をアイソレートし、望ましくない寄生効果を防ぐ。
最後に、転送ＳＢＤがコレクタリーチスルー領域１１０
によつてセルから部分的にアイソレートされ、それの接
合は、金属部ＢＬが拡散領域１１２に直接コンタクトす
ることによつて形成される。クランピングＳＢＤを形成
する金属部１０８の下のすべてのセルエリアがＳＢＤの
ために必要であつた。

【０００６】米国特許第 4,635,228号においては、クラ
ンピングＳＢＤを除去して一段と小さいＣＴＳセルを製
造し得ると述べている。米国特許第 4,635,228号におい
ては、図６に概略的に示すようにセル内にクランピング
ＳＢＤを用いる代わりに、セルのクロス結合したＳＣＲ
を跨ぐダイオードを用いてセルの供給電圧をＳＣＲのタ
ーンオン電圧にほぼ等しいレベルにクランプすることを
教示している。しかしながら、非クランプ型セルと呼ば
れるこのセルは（予期されるように）一段と長い書込み
時間を必要とする。

【０００７】非クランプ型ＣＴＳセルにおいてはセルの
ＳＣＲは飽和し得、これにより「オン」ＳＣＲの各真性
トランジスタが深い飽和状態に置かれるので、クランプ
型セルよりも書込み時間が長くなる。その結果、「オ
ン」ＳＣＲの接合容量はクランプ型ＣＴＳセル内におけ
る「オン」ＳＣＲと比較して高い。接合容量が高いの
で、各接合コンデンサに蓄えられている電荷は多い。非
クランプ型セルのスイツチングには、先ず接合コンデン
サを放電させて、「オン」ＳＣＲをターンオフさせる必
要がある。その結果、書込み電流が同じ場合、非クラン
プ型セルをスイツチするよりもクランプ型セルをスイツ
チする方が一段と多くの時間を必要とする。

【０００８】ソフトエラー感知性は第１に非クランプ型
セルの供給電圧の低下から生じ、第２に、非クランプ型
セルの書込み時間を改善するためにトランジスタ特性を
変更することにより生ずる。従つて、非クランプ型セル
が飽和しなくても、ＳＣＲの両端の電圧がＳＣＲのター
ンオン電圧に十分に近ければ、非クランプ型セルの供給
電圧はＳＣＲのターンオン電圧付近に保持される。しか
しながら、非クランプ型セルの供給電圧がＳＣＲのター
ンオン電圧に近ければ、一段と低いレベルの雑音でもセ
ルを混乱させることになる。

【０００９】非クランプ型の書込み時間を短縮するため
に用いられる他の手法は、各ＳＣＲの真性トランジスタ
の電流利得を弱めることであつた。「オン」ＳＣＲを克
服するのに必要な書込み電流が少なくなるので、真性ト
ランジスタの電流利得を弱めれば、非クランプ型セルの
書込みが一段と容易になる。かくして、接合コンデンサ
に蓄えられている電荷を減衰させるために一段と多くの
電流が供給される。しかしながら、非クランプ型セルの
書込みを一段と容易にすると望ましくない影響を及ぼ
す。すなわち、セルを一段と容易に乱し混乱させるの
で、安定性が低下し、ソフトエラーの影響を一段と受け
易くなる。ソフトエラーとはメモリセル内に誤つたデー
タが発生することであり、これはセル内の物性的欠陥に
よつて生ずるものではなく、常態では生じない。ソフト
エラーは例えば、充電されたＰＮ接合を突き抜けてこれ
を放電させるアルフア粒子によつて生ずる。

【００１０】かくしてＲＡＭ設計者は、密度と引き換え
に性能を犠牲にして、一段とセルサイズが小さく一段と
動作速度の遅い従来の非クランプ型ＣＴＳセルを用いる
か、性能と引き換えに密度を犠牲にして一段とセルサイ
ズが大きく一段と動作速度の速い従来のクランプ型ＣＴ
Ｓセルを用いることを余儀なくされる。

【００１１】

【発明が解決しようとする課題】本発明の目的は高密度
高性能メモリセルの書込み時間を短縮することである。

【００１２】本発明の他の目的は書込み性能を損なわず
に高密度メモリセルの安定性を改善することである。

【００１３】本発明のさらに他の目的は高密度高性能メ
モリセルの耐雑音性を改善することである。

【００１４】本発明のさらに他の目的は高密度高性能メ
モリセルにおけるソフトエラー率を改善することであ
る。

【００１５】本発明のさらに他の目的は高密度高性能メ
モリセルの書込み時間を短縮し、セルの安定性を改善
し、セルの雑音余裕度を改善し、かつソフトエラー率を
改善することである。

【００１６】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ランダムアクセスメモリ（ＲＡ
Ｍ）アレイ内におけるメモリセルにおいて、クロス結合
した一対のスイツチング素子と、クロス結合した一対の
スイツチング素子を一対の相補形ビツトラインに結合す
るデータ転送手段とを設け、各スイツチング素子は、第
１の形式の第１のトランジスタと、第２の形式の第２の
トランジスタと、第２のトランジスタの第１の伝導領域
に結合される第１のトランジスタの制御領域と、第１の
トランジスタの第１の伝導領域に結合される第２のトラ
ンジスタの制御領域と、第１のトランジスタの制御領域
及び第２のトランジスタの制御領域間に接続された第３
の形式の第３のトランジスタとを含むようにする。

【００１７】また本発明においては、一対のクロス結合
シリコン制御整流素子（ＳＣＲ）と、各ＳＣＲにおける
ＰＮ接合を跨いで結合されたＰＮ−金属（ＰＮＭ）トラ
ンジスタと、第１のＳＣＲを相補形ビツトラインに結合
するシヨツトキーバリアダイオード（ＳＢＤ）と、第２
のＳＣＲを相補形ビツトラインに結合するシヨツトキー
バリアダイオード（ＳＢＤ）とを設けるようにする。

【００１８】

【作用】上述の種々の目的を達成するため本発明は、飽
和状態をクランプするためにＰＮ−金属（ＰＮＭ）トラ
ンジスタを用いるクランプ型相補形トランジスタスイツ
チ（ＣＴＳ）メモリセルを提供する。一対のＰＮＰＮス
イツチング素子（シリコン制御整流素子すなわちＳＣ
Ｒ）をクロス結合してデータを記憶する。各ＳＣＲの第
２のＰＮ接合はＰＮＭトランジスタによりクランプされ
る。各ＰＮＭトランジスタのベースはそのコレクタに接
続される。

【００１９】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００２０】本発明の好適な実施例は、図１に示すよう
に一対のラテラルＰＮＭ（シヨツトキー）トランジスタ
によつてクランプされるＣＴＳセルである。各ＰＮＭト
ランジスタ、すなわちＰＮＭＬ又はＰＮＭＲ（図に対し
て左側にあるＰＮＭをＰＮＭＬ、右側にあるＰＮＭをＰ
ＮＭＲとする）は共通の制御領域すなわちベースを、対
応するＳＣＲの真性ＰＮＰトランジスタと共有する。ま
たこの共有されるベースは真性ＮＰＮトランジスタのコ
レクタでもある。また、各ＰＮＭトランジスタのエミツ
タ領域はＰＮＰトランジスタのコレクタである。この共
有領域はＮＰＮトランジスタのベースである。各ＰＮＭ
トランジスタのベースはそのコレクタに接続される。

【００２１】図２は本発明のＰＮＭ−クランプ型ＣＴＳ
セルの物性的な表現すなわちレイアウトである。図３は
図２のセルの線Ａ〜Ａに沿つて破断した断面の物性的表
現である。トレンチ１２０はセルの左半部１２２を当該
セルの右半部１２４からアイソレートすると共に、隣接
するセル（図示せず）からもアイソレートする。セルの
左半部１２２及び右半部１２４は同一であるので、この
セルの一方の半分についての物性的特徴は当該セルの他
方の半分にも同様に当てはまる。各ＳＣＲはＰＮＰトラ
ンジスタのエミツタ領域１２６、ＰＮＰベース兼ＮＰＮ
コレクタ領域１２８、ＰＮＰコレクタ兼ＮＰＮベース領
域１３０及びＮＰＮエミツタ領域１３２によつて特徴づ
けられる。符号ＳＬ及びＳＲで示すビツトラインＳＢＤ
は、金属コンタクト部１３４がＮ−エピ領域１３６に直
接コンタクトすることよつて形成される。Ｎ−エピ領域
１３６はＮ＋サブコレクタ・リーチスルー領域１３８に
よつてＳＣＲからアイソレートされる。さらにビツトラ
インＳＢＤ１４０は各ビツトラインＳＢＤ１４０を取り
囲むｐ＋保護リング１４２によつてアイソレートされ
る。

【００２２】セルの各半分のクランプ型ＰＮＭトランジ
スタはラテラルトランジスタであり、そのエミツタはＰ
ＮＰコレクタ兼ＮＰＮベース領域１３０によつて形成さ
れ、そのベースはＰＮＰベース兼ＮＰＮコレクタ領域１
２８によつて形成され、そのコレクタ１４４は、金属コ
ンタクト部１４６がＰＮＰベース兼ＮＰＮコレクタ領域
１２８に直接コンタクトすることによつて形成される。
ＰＮＭトランジスタのコレクタ１４４を形成するこの同
一の金属コンタクト部１４６は、Ｎ＋サブコレクタ・リ
ーチスルー領域１３８にコンタクトして、ＰＮＭのトラ
ンジスタベース１２８をそのコレクタ１４４に接続す
る。

【００２３】セルの一方の半分のＰＮＭコレクタ金属ス
タツド１４６及びｐ型ポリシリコン（ポリ）層１５０へ
のスタツド１４８間を接続する金属ライン（図示せず）
によつてセルの左半部１２２及び右半部１２４は一緒に
配線され、すなわちクロス結合される。ポリ１５０はセ
ルの他方の半分のＰＮＰコレクタ兼ＮＰＮベース領域１
３０にコンタクトしている。金属ライン（図示せず）が
データラインＤＬを２つのＮＰＮエミツタスタツド１５
２に接続する。他の金属ライン（図示せず）がワードラ
インＷＬを、ｐ型ポリ１５４を介してＰＮＰエミツタに
接続されるスタツド１５６に接続する。

【００２４】本発明のメモリセルはクランプ型ＣＴＳセ
ル又は非クランプ型ＣＴＳセルに適するバイポーラ又は
ＢｉＣＭＯＳのＳＲＡＭに用いることができる。特に、
ＰＮＭ−クランプ型ＣＴＳセルを、米国特許第 4,598,3
90号「相補形トランジスタスイツチ（ＣＴＳ）メモリセ
ルを用いるランダムアクセスメモリ」に開示されている
メモリセルに代えることができる。

【００２５】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。

【００２６】

【発明の効果】本発明のＣＴＳセルはクランピング用に
ＰＮＭトランジスタを用いるので、比肩すべき書込み性
能を有する従来のＳＢＤクランプ型ＣＴＳセルよりもセ
ルサイズが一段と小さい。さらに、クランピング電流
は、クロス結合したＳＣＲがクランプされて飽和状態か
ら一段と脱するので結果的に接合容量が減少することを
意味している。非クランプ型セルと比較して接合容量が
減少することにより、従来の技術による非クランプ型Ｃ
ＴＳセルについての書込み時間よりもＰＮＭ−クランプ
型ＣＴＳセルについての書込み時間の方が一段と改善さ
れる。

【００２７】さらに、ＰＮＭ−クランプ型ＣＴＳセルは
従来のクランプ型ＣＴＳセルと同等又はそれよりも改善
されたソフトエラー率及び耐雑音性を有する。かくし
て、ＰＮＭ−クランプ型ＣＴＳセルは高性能及び安定性
の双方を実現することができ、非クランプ型セルよりも
サイズが大きくなるとしても僅かであり、従来のクラン
プ型ＣＴＳセルよりもサイズはかなり小さくなる。

【図面の簡単な説明】

【図１】図１は本発明の好適な実施例によるＰＮＭ−ク
ランプ型セルの概略を示す接続図である。

【図２】図２は図１のＰＮＭ−クランプ型セルを物性的
に示した上面図である。

【図３】図３は図１の好適な実施例におけるセルを物性
的に示した断面図である。

【図４】図４は従来のクランプ型ＣＴＳセルの概略を示
す接続図である。

【図５】図５は図４の従来のクランプ型ＣＴＳセルを物
性的に示した断面図である。

【図６】図６は従来の非クランプ型ＣＴＳセルの概略を
示す接続図である。

【符号の説明】

１２０……トレンチ、１２２……セルの左半部、１２４
……セルの右半部、１２６……ＰＮＰトランジスタのエ
ミツタ領域、１２８……ＰＮＰのベース領域兼ＮＰＮの
コレクタ領域、１３０……ＰＮＰのコレクタ領域兼ＮＰ
Ｎのベース領域、１３２……ＮＰＮのエミツタ領域、１
３４、１４６……金属コンタクト部、１３６……Ｎ−エ
ピ領域、１３８……Ｎ＋サブコレクタ・リーチスルー領
域、１４０……ビツトラインＳＢＤ、１４２……Ｐ＋保
護リング、１４４……ＰＮＭトランジスタのコレクタ、
１４８、１５６……スタツド、１５０、１５４……ｐ型
ポリシリコン層、１５２……ＮＰＮエミツタ・スタツ
ド。

───────────────────────────────────────────────────── フロントページの続き (72)発明者フランク・デイー・ジヨーンズアメリカ合衆国、ニユーヨーク州12589、ウオールキル、キングス・ドライブ 17番地 (72)発明者グレン・エー・リツターアメリカ合衆国、ニユーヨーク州12533、ホープウエル・ジヤンクシヨン、アールデイー３、フオツクス・ラン 15番地 (72)発明者ウイリアム・エフ・ステインソンアメリカ合衆国、ニユーヨーク州12540、ラグランジビル、シヤーロツト・ドライブ 18番地

Claims

【特許請求の範囲】

【請求項１】ランダムアクセスメモリ（ＲＡＭ）アレイ
内におけるメモリセルにおいて、クロス結合した一対のスイツチング素子と、上記クロス結合した一対のスイツチング素子を一対の相
補形ビツトラインに結合するデータ転送手段とを具え、上記各スイツチング素子は、第１の形式の第１のトランジスタと、第２の形式の第２のトランジスタと、上記第２のトランジスタの第１の伝導領域に結合される
上記第１のトランジスタの制御領域と、上記第１のトランジスタの第１の伝導領域に結合される
上記第２のトランジスタの制御領域と、上記第１のトランジスタの制御領域及び上記第２のトラ
ンジスタの制御領域間に接続された第３の形式の第３の
トランジスタとを具えることを特徴とするメモリセル。
【請求項２】上記第３のトランジスタはＰＮ−金属（Ｐ
ＮＭ）トランジスタであることを特徴とする請求項１に
記載のメモリセル。
【請求項３】上記ＰＮ−金属（ＰＮＭ）トランジスタの
制御領域は上記第１のトランジスタの第１の伝導領域に
結合されることを特徴とする請求項２に記載のメモリセ
ル。
【請求項４】上記第１のトランジスタはＮＰＮトランジ
スタであり、上記第２のトランジスタはＰＮＰトランジ
スタであることを特徴とする請求項３に記載のメモリセ
ル。
【請求項５】上記データ転送手段は、上記クロス結合し
たスイツチング素子及び上記一対の相補形ビットライン
間に接続された一対のシヨツトキーバリアダイオード
（ＳＢＤ）を具えることを特徴とする請求項４に記載の
メモリセル。
【請求項６】上記ＰＮＰトランジスタの第１の伝導領域
は上記ＰＮ−金属（ＰＮＭ）トランジスタの伝導領域で
あり、上記ＰＮ−金属（ＰＮＭ）トランジスタの上記制
御領域は上記ＰＮＰトランジスタの制御領域であること
を特徴とする請求項４に記載のメモリセル。
【請求項７】上記ＰＮＰトランジスタのベースは上記Ｎ
ＰＮトランジスタのコレクタであり、上記ＮＰＮトラン
ジスタのベースは上記ＰＮＰトランジスタのコレクタで
あることを特徴とする請求項４項に記載のメモリセル。
【請求項８】一対のクロス結合シリコン制御整流素子
（ＳＣＲ）と、上記各ＳＣＲにおけるＰＮ接合を跨いで結合されたＰＮ
−金属（ＰＮＭ）トランジスタと、第１の上記ＳＣＲを相補形ビツトラインに結合するシヨ
ツトキーバリアダイオード（ＳＢＤ）と、第２の上記ＳＣＲを相補形ビツトラインに結合するシヨ
ツトキーバリアダイオード（ＳＢＤ）とを具えることを
特徴とするメモリセル。
【請求項９】上記各ＰＮＭトランジスタのベースはその
コレクタに接続されることを特徴とする請求項８に記載
のメモリセル。