JPH041958B2 - - Google Patents
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- JPH041958B2 JPH041958B2 JP58247704A JP24770483A JPH041958B2 JP H041958 B2 JPH041958 B2 JP H041958B2 JP 58247704 A JP58247704 A JP 58247704A JP 24770483 A JP24770483 A JP 24770483A JP H041958 B2 JPH041958 B2 JP H041958B2
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- JP
- Japan
- Prior art keywords
- transistor
- collector
- sbd
- capacitor
- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体記憶装置に係り、特にシヨツト
キ障壁付ダイオード（以下SBDと称する）を負
荷に有するバイポーラメモリセルにおいて、
SBDと並列にコンデンサを形成したことにより
メモリ動作を安定化させた半導体記憶装置に関す
る。
キ障壁付ダイオード（以下SBDと称する）を負
荷に有するバイポーラメモリセルにおいて、
SBDと並列にコンデンサを形成したことにより
メモリ動作を安定化させた半導体記憶装置に関す
る。
技術の背景
メモリセルの記憶保持状態においては、外部雑
音等により容易に記憶内容が反転しないことが必
要である。記憶保持状態を安定にするためには、
メモリセルを構成するトランジスタの遮断時にお
けるベース・コレクタ間の電圧を大きくすること
が考えられる。遮断時におけるベース・コレクタ
間電圧は記憶保持状態で流される保持電流と負荷
抵抗の積で定まる。ところが、負荷抵抗の値を大
きくするとメモリセルの動作速度が遅くなり、保
持電流を大きくすると半導体記憶装置全体の消費
電力の増大を招くという問題がある。また、負荷
抵抗に並列にトランジスタの過飽防止用SBDが
接続されている場合、上記保持電流と負荷抵抗の
積はSBDによるクランプ電圧以上にすることは
無駄であり、SBDによるクランプ電圧は例えば
0.4Vといつた一定値以上にはできない。
音等により容易に記憶内容が反転しないことが必
要である。記憶保持状態を安定にするためには、
メモリセルを構成するトランジスタの遮断時にお
けるベース・コレクタ間の電圧を大きくすること
が考えられる。遮断時におけるベース・コレクタ
間電圧は記憶保持状態で流される保持電流と負荷
抵抗の積で定まる。ところが、負荷抵抗の値を大
きくするとメモリセルの動作速度が遅くなり、保
持電流を大きくすると半導体記憶装置全体の消費
電力の増大を招くという問題がある。また、負荷
抵抗に並列にトランジスタの過飽防止用SBDが
接続されている場合、上記保持電流と負荷抵抗の
積はSBDによるクランプ電圧以上にすることは
無駄であり、SBDによるクランプ電圧は例えば
0.4Vといつた一定値以上にはできない。
発明の目的
本発明の目的は、SBDにコンデンサを並列に
接続することにより、負荷抵抗や保持電流を増大
することなくメモリの保持状態を安定化した半導
体記憶装置を提供することにある。
接続することにより、負荷抵抗や保持電流を増大
することなくメモリの保持状態を安定化した半導
体記憶装置を提供することにある。
発明の実施例
以下、本発明の実施例を図面によつて説明す
る。
る。
第１図は本発明の一実施例による半導体記憶装
置に含まれる１メモリセルを示す回路図である。
図において、メモリセルは２つのマルチエミツタ
NPNトランジスタT1及びT2を備えており、トラ
ンジスタT1のベース及びコレクタはトランジス
タT2のコレクタ及びベースにそれぞれ接続され
ている。トランジスタT1のコレクタとワード線
W+の間にシヨツトキ障壁付ダイオードSBD1と
抵抗R1との並列回路なる負荷が接続されている。
トランジスタT2のコレクタとワード線W+の間に
も、SBD2と抵抗R2との並列回路からなる負荷が
接続されている。トランジスタT1及びT2の第１
エミツタE1及びE3は保持電流源（図示せず）に
接続された保持電流W-に接続されている。トラ
ンジスタT1及びT2の第２エミツタE2及びE4はそ
れぞれビツト線対の一方BL及び他方に接続さ
れている。本発明により、SBD1及びSBD2に並
列に、メモリ動作安定化のためのコンデンサCp1
及びCp2がそれぞれ接続されている。Cf1及びCf2
はそれぞれ、トランジスタT1のコレクター基板
間及びコレクターベース間の浮遊容量を示してい
る。Cf3及びCf4もそれぞれ、トランジスタT2のコ
レクター基板間及びコレクターベース間の浮遊容
量を示している。
置に含まれる１メモリセルを示す回路図である。
図において、メモリセルは２つのマルチエミツタ
NPNトランジスタT1及びT2を備えており、トラ
ンジスタT1のベース及びコレクタはトランジス
タT2のコレクタ及びベースにそれぞれ接続され
ている。トランジスタT1のコレクタとワード線
W+の間にシヨツトキ障壁付ダイオードSBD1と
抵抗R1との並列回路なる負荷が接続されている。
トランジスタT2のコレクタとワード線W+の間に
も、SBD2と抵抗R2との並列回路からなる負荷が
接続されている。トランジスタT1及びT2の第１
エミツタE1及びE3は保持電流源（図示せず）に
接続された保持電流W-に接続されている。トラ
ンジスタT1及びT2の第２エミツタE2及びE4はそ
れぞれビツト線対の一方BL及び他方に接続さ
れている。本発明により、SBD1及びSBD2に並
列に、メモリ動作安定化のためのコンデンサCp1
及びCp2がそれぞれ接続されている。Cf1及びCf2
はそれぞれ、トランジスタT1のコレクター基板
間及びコレクターベース間の浮遊容量を示してい
る。Cf3及びCf4もそれぞれ、トランジスタT2のコ
レクター基板間及びコレクターベース間の浮遊容
量を示している。
今、トランジスタT1が導通状態、トランジス
タT2が遮断状態にメモリセルの記憶状態が保持
されているとする。この時、ワード線W+から、
負荷抵抗RL1又はSBD1、トランジスタT1のコレ
クタC1及びエミツタE1を通つて保持電流線W-に
保持電流iHが流れている。一方、トランジスタT2
は遮断しているので、負荷抵抗RL2には殆んど電
流は流れず、且つ、SBD2は遮断している。こう
して、トランジスタT1はそのベース電位が負荷
抵抗RL2によりプルアツプされてハイレベルにあ
るため導通状態が保持され、トランジスタT2は
そのベース電位が負荷抵抗RL1による電圧降下分
或いはSBD1によるクランプ電圧Vfだけワード線
W+の電位より低いローレベルにあるため遮断状
態に保持されている。負荷抵抗RL1の両端電圧が
SBD1のクランプ電圧Vfを越えようとすると
SBD1が導通し、こうして、トランジスタT1のコ
レクタ電圧は一定値以上にはならないように、す
なわちトランジスタT1が過飽和にならないよう
にして、メモリセル選択時の高速動作を保証して
いる。
タT2が遮断状態にメモリセルの記憶状態が保持
されているとする。この時、ワード線W+から、
負荷抵抗RL1又はSBD1、トランジスタT1のコレ
クタC1及びエミツタE1を通つて保持電流線W-に
保持電流iHが流れている。一方、トランジスタT2
は遮断しているので、負荷抵抗RL2には殆んど電
流は流れず、且つ、SBD2は遮断している。こう
して、トランジスタT1はそのベース電位が負荷
抵抗RL2によりプルアツプされてハイレベルにあ
るため導通状態が保持され、トランジスタT2は
そのベース電位が負荷抵抗RL1による電圧降下分
或いはSBD1によるクランプ電圧Vfだけワード線
W+の電位より低いローレベルにあるため遮断状
態に保持されている。負荷抵抗RL1の両端電圧が
SBD1のクランプ電圧Vfを越えようとすると
SBD1が導通し、こうして、トランジスタT1のコ
レクタ電圧は一定値以上にはならないように、す
なわちトランジスタT1が過飽和にならないよう
にして、メモリセル選択時の高速動作を保証して
いる。
上記保持状態において、例えばビツト線の
電位を低下させるノイズが発生すると、遮断中の
トランジスタT2が導通しようとする。トランジ
スタT1とT2のベース電位の差が少ない場合、或
ひは接合容量Cf1，Cf2，Cf3，Cf4が小さい場合、
上記ノイズによつてトランジスタT2が導通し、
上記記憶状態が容易に反転してしまう。負荷抵抗
RL1の抵抗値をＲとすると、上記ベース電位の差
は、SBD1のクランプ電圧Vfを越えない限りiH・
Ｒにほぼ等しい。従つて、メモリセルの保持状態
の安定度はiH・Ｒが大きい程大である。ところ
が、保持電流iHを大きくすると、記憶装置全体の
消費電力が増大するので好ましくない。また、負
荷抵抗RL1の抵抗値を大きくするとメモリセル選
択時のメモリ動作速度が遅くなるので好ましくな
い。さらにiH・Ｒの値をVfを越える値に設定して
もSBD1が常に導通することになるので無意味で
ある。一方、接合容量Cf1〜Cf4を増大すればやは
りメモリ動作速度の低下やトランジスタの特性悪
化を招くのでやはり好ましくない。
電位を低下させるノイズが発生すると、遮断中の
トランジスタT2が導通しようとする。トランジ
スタT1とT2のベース電位の差が少ない場合、或
ひは接合容量Cf1，Cf2，Cf3，Cf4が小さい場合、
上記ノイズによつてトランジスタT2が導通し、
上記記憶状態が容易に反転してしまう。負荷抵抗
RL1の抵抗値をＲとすると、上記ベース電位の差
は、SBD1のクランプ電圧Vfを越えない限りiH・
Ｒにほぼ等しい。従つて、メモリセルの保持状態
の安定度はiH・Ｒが大きい程大である。ところ
が、保持電流iHを大きくすると、記憶装置全体の
消費電力が増大するので好ましくない。また、負
荷抵抗RL1の抵抗値を大きくするとメモリセル選
択時のメモリ動作速度が遅くなるので好ましくな
い。さらにiH・Ｒの値をVfを越える値に設定して
もSBD1が常に導通することになるので無意味で
ある。一方、接合容量Cf1〜Cf4を増大すればやは
りメモリ動作速度の低下やトランジスタの特性悪
化を招くのでやはり好ましくない。
トランジスタT1が遮断状態、トランジスタT2
が導通状態にある保持状態についても上記と同様
のことがいえる。
が導通状態にある保持状態についても上記と同様
のことがいえる。
本発明では、SBD1及びSBD2にそれぞれ並列
にメモリ動作安定用のコンデンサCp1及びCp2を接
続したことにより、メモリセル選択時における高
速動作を損うことなくメモリセルの保持状態を安
定化できる。すなわち、トランジスタT1が導通
状態、トランジスタT2が遮断状態にあるときは、
コンデンサCp1は保持電流によつて充電されてお
り、コンデンサCp2には保持電流が供給されない
ので電荷が蓄積されていない。この保持状態でト
ランジスタT2を非導通状態に反転させようとす
るノイズが発生しても、コンデンサCp1の電荷を
放電させ、且つコンデンサCp2を充填し終らない
限り、保持状態は反転しない。これらの放電及び
充電には時間を要するため、メモリセルの記憶保
持状態は安定化する。メモリセルの選択時、すな
わち読出し又は書込み時には、コンデンサCp1及
びCp2を設けたことにより選択動作は多少遅くな
るが、読出し又は書込時においてはワード線W+
は電源電圧より高いハイレベルになるのでトラン
ジスタT1及びT2のコレクタ電位がコンデンサCp1
及びCp2を介してワード線W+の電位に直ちに追随
する一方、ビツト線の駆動能力を増大させれば選
択動作の遅延は問題とはならない。さらに、コン
デンサCp1及びCp2を付加したことによりトランジ
スタT1及びT2の状態反転が前述の如く起りにく
くなつたので、書込み時にノイズによる書込み誤
りは発生しにくくなるという利点もある。
にメモリ動作安定用のコンデンサCp1及びCp2を接
続したことにより、メモリセル選択時における高
速動作を損うことなくメモリセルの保持状態を安
定化できる。すなわち、トランジスタT1が導通
状態、トランジスタT2が遮断状態にあるときは、
コンデンサCp1は保持電流によつて充電されてお
り、コンデンサCp2には保持電流が供給されない
ので電荷が蓄積されていない。この保持状態でト
ランジスタT2を非導通状態に反転させようとす
るノイズが発生しても、コンデンサCp1の電荷を
放電させ、且つコンデンサCp2を充填し終らない
限り、保持状態は反転しない。これらの放電及び
充電には時間を要するため、メモリセルの記憶保
持状態は安定化する。メモリセルの選択時、すな
わち読出し又は書込み時には、コンデンサCp1及
びCp2を設けたことにより選択動作は多少遅くな
るが、読出し又は書込時においてはワード線W+
は電源電圧より高いハイレベルになるのでトラン
ジスタT1及びT2のコレクタ電位がコンデンサCp1
及びCp2を介してワード線W+の電位に直ちに追随
する一方、ビツト線の駆動能力を増大させれば選
択動作の遅延は問題とはならない。さらに、コン
デンサCp1及びCp2を付加したことによりトランジ
スタT1及びT2の状態反転が前述の如く起りにく
くなつたので、書込み時にノイズによる書込み誤
りは発生しにくくなるという利点もある。
第２図は第１図に示したメモリセルの構造の一
部を示す断面図である。同図においては、トラン
ジスタT1とSBD1と負荷抵抗RL2が示されてい
る。Ｐ形半導体基板１上にトランジスタT1のコ
レクタC1の領域となるN+形埋込層２が形成され
ており、その上にＮ形エピタキシヤル層３が形成
されている。Ｎ形エピタキシヤル層３の表面にト
ランジスタT1のベースB1の領域となるＰ形拡散
層４が形成されており、その表面にエミツタE1，
E2の領域となるN+形拡散領域５及び６が形成さ
れている。Ｎ形エピタキシヤル層３の表面で且つ
Ｐ形拡散層４に接触させて負荷抵抗RL2となるP+
形拡散層７が形成されている。８は絶縁酸化膜、
図に点線で示したＰ形領域９及び１０はSBD1の
ガードリング部、１１，１２、及び１３はそれぞ
れ保持電流線W-、ビツト線BL、及びワード線
W+となる配線層の一部、１４は絶縁分離領域を
示している。
部を示す断面図である。同図においては、トラン
ジスタT1とSBD1と負荷抵抗RL2が示されてい
る。Ｐ形半導体基板１上にトランジスタT1のコ
レクタC1の領域となるN+形埋込層２が形成され
ており、その上にＮ形エピタキシヤル層３が形成
されている。Ｎ形エピタキシヤル層３の表面にト
ランジスタT1のベースB1の領域となるＰ形拡散
層４が形成されており、その表面にエミツタE1，
E2の領域となるN+形拡散領域５及び６が形成さ
れている。Ｎ形エピタキシヤル層３の表面で且つ
Ｐ形拡散層４に接触させて負荷抵抗RL2となるP+
形拡散層７が形成されている。８は絶縁酸化膜、
図に点線で示したＰ形領域９及び１０はSBD1の
ガードリング部、１１，１２、及び１３はそれぞ
れ保持電流線W-、ビツト線BL、及びワード線
W+となる配線層の一部、１４は絶縁分離領域を
示している。
本発明により設けられたコンデンサCp1は、
SBD1の高濃度Ｐ形領域９及び１０にＰ形不純物
の高濃度拡散を行つてP+形領域１５及び１６を
形成し、このP+形領域１５及び１６をN+形埋込
層２に接触させることによつて形成される。すな
わち、P+形領域１５及び１６とN+形埋込層２の
間のPN接合は濃度勾配が大きいので大容量のコ
ンデンサCp11及びCp12が形成され、このコンデン
サCp11とCp12を合成したものが第１図のコンデン
サCp1となる。
SBD1の高濃度Ｐ形領域９及び１０にＰ形不純物
の高濃度拡散を行つてP+形領域１５及び１６を
形成し、このP+形領域１５及び１６をN+形埋込
層２に接触させることによつて形成される。すな
わち、P+形領域１５及び１６とN+形埋込層２の
間のPN接合は濃度勾配が大きいので大容量のコ
ンデンサCp11及びCp12が形成され、このコンデン
サCp11とCp12を合成したものが第１図のコンデン
サCp1となる。
第１図に示したコンデンサCp2も第２図に示し
た構造と同様の構造により実現できる。
た構造と同様の構造により実現できる。
発明の効果
以上説明したように、本発明によれば、負荷に
SBDを含むバイポーラメモリセルにおいて、
SBDに並列にコンデンサを付加したことにより、
メモリの高速動作及び低消費電力を損うことなく
記憶保持状態を安定化した半導体記憶装置が得ら
れる。
SBDを含むバイポーラメモリセルにおいて、
SBDに並列にコンデンサを付加したことにより、
メモリの高速動作及び低消費電力を損うことなく
記憶保持状態を安定化した半導体記憶装置が得ら
れる。
第１図は本発明の一実施例による半導体記憶装
置に含まれる１メモリセルを示す回路図、第２図
は第１図に示したメモリセルの一部の構造を示す
断面図である。 W+……ワード線、BL，……ビツト線対、
T1，T2……NPNトランジスタ、SBD1，SBD2…
…シヨツトキ障壁付ダイオード、RL1，RL2……
負荷抵抗、Cp1，Cp2……コンデンサ、２……高濃
度Ｎ形埋込層、３……Ｎ形エピタキシヤル層、
９，１０……高濃度Ｐ形領域。
置に含まれる１メモリセルを示す回路図、第２図
は第１図に示したメモリセルの一部の構造を示す
断面図である。 W+……ワード線、BL，……ビツト線対、
T1，T2……NPNトランジスタ、SBD1，SBD2…
…シヨツトキ障壁付ダイオード、RL1，RL2……
負荷抵抗、Cp1，Cp2……コンデンサ、２……高濃
度Ｎ形埋込層、３……Ｎ形エピタキシヤル層、
９，１０……高濃度Ｐ形領域。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と複数のビツト線対の各交差
部に配置されたバイポーラメモリセルを備え、 該バイポーラメモリセルの各々は第１のトラン
ジスタ、第２のトランジスタ、及び該トランジス
タの各々のコレクタと該ワード線の１つとの間に
接続された負荷を備え、該第１のトランジスタの
ベース及びコレクタは該第２のトランジスタのコ
レクタ及びベースにそれぞれ接続されており、該
負荷は該シヨツトキ障壁付ダイオードと負荷抵抗
とを並列接続してなつており、更に、該シヨツト
キ障壁付ダイオードに並列にコンデンサを接続
し、該トランジスタの各々はコレクタ領域となる
Ｎ型エピタキシヤル層に接触するＮ型の高濃度埋
込層を有し、該シヨツトキ障壁付ダイオードは該
Ｎ型エピタキシヤル層表面に設けたシヨツトキ障
壁を有し、該シヨツトキ障壁領域の周辺に、高濃
度のＰ型半導体層が前記Ｎ型の高濃度埋込層に達
するよう設けられ、その接合部で前記コンデンサ
が構成されていることを特徴とする半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247704A JPS60143496A (ja) | 1983-12-29 | 1983-12-29 | 半導体記憶装置 |
| US06/686,818 US4538244A (en) | 1983-12-29 | 1984-12-27 | Semiconductor memory device |
| EP84402756A EP0149401A3 (en) | 1983-12-29 | 1984-12-28 | Semiconductor memory device |
| KR8408476A KR900004632B1 (en) | 1983-12-29 | 1984-12-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247704A JPS60143496A (ja) | 1983-12-29 | 1983-12-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143496A JPS60143496A (ja) | 1985-07-29 |
| JPH041958B2 true JPH041958B2 (ja) | 1992-01-14 |
Family
ID=17167412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247704A Granted JPS60143496A (ja) | 1983-12-29 | 1983-12-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4538244A (ja) |
| EP (1) | EP0149401A3 (ja) |
| JP (1) | JPS60143496A (ja) |
| KR (1) | KR900004632B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4706107A (en) * | 1981-06-04 | 1987-11-10 | Nippon Electric Co., Ltd. | IC memory cells with reduced alpha particle influence |
| US4551901A (en) * | 1984-02-24 | 1985-11-12 | Amp Incorporated | Component insertion apparatus |
| JPS61127159A (ja) * | 1984-11-26 | 1986-06-14 | Nippon Texas Instr Kk | スタテイツク形記憶素子 |
| US4809052A (en) * | 1985-05-10 | 1989-02-28 | Hitachi, Ltd. | Semiconductor memory device |
| GB2176339A (en) * | 1985-06-10 | 1986-12-17 | Philips Electronic Associated | Semiconductor device with schottky junctions |
| JPH0740590B2 (ja) * | 1985-09-06 | 1995-05-01 | 株式会社日立製作所 | 半導体装置 |
| US5087956A (en) * | 1985-10-25 | 1992-02-11 | Hitachi, Ltd. | Semiconductor memory device |
| JPS62130553A (ja) * | 1985-12-02 | 1987-06-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4811067A (en) * | 1986-05-02 | 1989-03-07 | International Business Machines Corporation | High density vertically structured memory |
| US4745580A (en) * | 1986-06-09 | 1988-05-17 | Laymoun Samir M | Variable clamped memory cell |
| US4833644A (en) * | 1986-08-26 | 1989-05-23 | General Electric Company | Memory cell circuit having radiation hardness |
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