JPH0685262A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH0685262A JPH0685262A JP4237920A JP23792092A JPH0685262A JP H0685262 A JPH0685262 A JP H0685262A JP 4237920 A JP4237920 A JP 4237920A JP 23792092 A JP23792092 A JP 23792092A JP H0685262 A JPH0685262 A JP H0685262A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- semiconductor thin
- thin film
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】ＳＯＩを用いたＭＯＳＦＥＴの浮遊基板効果を
抑制する。基板電極を形成してゲート電極と接続してＦ
ＥＴのスイッチング速度を向上させる。 【構成】Ｐ型シリコンからなる下地ウェーハ１に、酸化
シリコン膜２を隔ててチャネル層となるＰ型シリコン層
３を形成する。つぎに選択酸化により素子分離酸化膜４
を形成してからゲート酸化膜５を形成する。つぎにポリ
シリコンを堆積したのちパターニングしてＰ+ 型拡散層
予定領域にコンタクト開口を有するゲート電極６を形成
する。つぎにＮ+ 型ソース・ドレイン７を形成したの
ち、層間絶縁膜８を堆積する。つぎに層間絶縁膜８にコ
ンタクトを開口してからＰ+ 型拡散層９を形成する。つ
ぎにコンタクト近傍の絶縁膜をエッチングしてからＰ+
型拡散層９およびゲート電極６に接続するＡｌ配線を形
成する。
抑制する。基板電極を形成してゲート電極と接続してＦ
ＥＴのスイッチング速度を向上させる。 【構成】Ｐ型シリコンからなる下地ウェーハ１に、酸化
シリコン膜２を隔ててチャネル層となるＰ型シリコン層
３を形成する。つぎに選択酸化により素子分離酸化膜４
を形成してからゲート酸化膜５を形成する。つぎにポリ
シリコンを堆積したのちパターニングしてＰ+ 型拡散層
予定領域にコンタクト開口を有するゲート電極６を形成
する。つぎにＮ+ 型ソース・ドレイン７を形成したの
ち、層間絶縁膜８を堆積する。つぎに層間絶縁膜８にコ
ンタクトを開口してからＰ+ 型拡散層９を形成する。つ
ぎにコンタクト近傍の絶縁膜をエッチングしてからＰ+
型拡散層９およびゲート電極６に接続するＡｌ配線を形
成する。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩを用いたＭＯＳ電
界効果トランジスタおよびその製造方法に関するもので
ある。
界効果トランジスタおよびその製造方法に関するもので
ある。
【０００２】
【従来の技術】絶縁物である酸化シリコンなどの上に形
成されたシリコンなどからなる半導体薄膜の表面をチャ
ネルとするＭＯＳ電界効果トランジスタ（以下、ＳＯＩ
ＭＯＳＦＥＴという）はシリコン基板表面をチャネルと
するバルクＭＯＳＦＥＴに比べて、短チャネル効果に強
く、スイッチング速度が速くなるなどの利点がある。
成されたシリコンなどからなる半導体薄膜の表面をチャ
ネルとするＭＯＳ電界効果トランジスタ（以下、ＳＯＩ
ＭＯＳＦＥＴという）はシリコン基板表面をチャネルと
するバルクＭＯＳＦＥＴに比べて、短チャネル効果に強
く、スイッチング速度が速くなるなどの利点がある。
【０００３】しかし、ＳＯＩＭＯＳＦＥＴではシリコン
薄膜（以下、基板という）に電極を接続して基板電位を
固定することが難しいので、通常、浮遊電位のまま動作
させている。そのため基板に少数キャリアが蓄積すると
基板電位が変動し、その結果ＭＯＳＦＥＴの特性が変化
するという欠点がある。
薄膜（以下、基板という）に電極を接続して基板電位を
固定することが難しいので、通常、浮遊電位のまま動作
させている。そのため基板に少数キャリアが蓄積すると
基板電位が変動し、その結果ＭＯＳＦＥＴの特性が変化
するという欠点がある。
【０００４】従来は、少数キャリア発生の原因となるイ
ンパクトイオン化を抑制するため、高濃度ドレインに隣
接して低濃度ドレインを形成するＬＤＤ構造を適用した
り、発生した少数キャリアをソース領域に引き込んで、
再結合によって消滅させる再結合中心となる金属をソー
ス領域に導入して、この浮遊基板効果を抑制している。
ンパクトイオン化を抑制するため、高濃度ドレインに隣
接して低濃度ドレインを形成するＬＤＤ構造を適用した
り、発生した少数キャリアをソース領域に引き込んで、
再結合によって消滅させる再結合中心となる金属をソー
ス領域に導入して、この浮遊基板効果を抑制している。
【０００５】
【発明が解決しようとする課題】ＳＯＩＭＯＳＦＥＴの
浮遊基板効果を抑制するため、ＬＤＤ構造にすると低濃
度ドレインの抵抗成分のためＭＯＳＦＥＴの電流駆動能
力が低下する。そのため本来のＳＯＩＭＯＳＦＥＴの利
点である速いスイッチ速度を遅くしてしまうという問題
がある。
浮遊基板効果を抑制するため、ＬＤＤ構造にすると低濃
度ドレインの抵抗成分のためＭＯＳＦＥＴの電流駆動能
力が低下する。そのため本来のＳＯＩＭＯＳＦＥＴの利
点である速いスイッチ速度を遅くしてしまうという問題
がある。
【０００６】また、ソース領域に再結合中心を導入して
少数キャリアをソースに引き抜こうとしても、少数キャ
リアの発生はドレイン端で生じるのでソースに到達する
までに少数キャリアの一部が基板に蓄積する。ＭＯＳＦ
ＥＴ特性の変動は小さくなっても残ってしまうという問
題がある。これらの問題はＳＯＩＭＯＳＦＥＴにおいて
は基板電極を形成することが困難であることから生じ
る。
少数キャリアをソースに引き抜こうとしても、少数キャ
リアの発生はドレイン端で生じるのでソースに到達する
までに少数キャリアの一部が基板に蓄積する。ＭＯＳＦ
ＥＴ特性の変動は小さくなっても残ってしまうという問
題がある。これらの問題はＳＯＩＭＯＳＦＥＴにおいて
は基板電極を形成することが困難であることから生じ
る。
【０００７】また、基板電極を形成したとしても、その
領域を設けた分だけチップ面積が増えてしまうという問
題が生じる。
領域を設けた分だけチップ面積が増えてしまうという問
題が生じる。
【０００８】本発明の目的は、チップ面積を増やすこと
なく基板電極を形成すると同時にスイッチ速度の高速化
を実現した電界効果トランジスタおよびその製造方法を
提供することにある。
なく基板電極を形成すると同時にスイッチ速度の高速化
を実現した電界効果トランジスタおよびその製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、絶縁物の上に半導体薄膜、ゲート絶縁膜およ
びゲート電極が順次積層され、前記ゲート電極および前
記ゲート絶縁膜に形成されたコンタクトを覆う金属配線
によって、前記ゲート電極と前記半導体薄膜とが電気的
に接続されたものである。
ジスタは、絶縁物の上に半導体薄膜、ゲート絶縁膜およ
びゲート電極が順次積層され、前記ゲート電極および前
記ゲート絶縁膜に形成されたコンタクトを覆う金属配線
によって、前記ゲート電極と前記半導体薄膜とが電気的
に接続されたものである。
【００１０】また、本発明の電界効果トランジスタの製
造方法は、絶縁物の上に形成された一導電型半導体薄膜
を選択酸化して素子分離酸化膜を形成する工程と、前記
素子分離酸化膜に囲まれて残された前記半導体薄膜の表
面にゲート絶縁膜を形成したのち全面にポリシリコンを
堆積する工程と、前記ポリシリコンおよび前記ゲート絶
縁膜をパターニングして、前記半導体薄膜表面に達する
第１のコンタクト開口を有する前記ポリシリコンからな
るゲート電極を形成する工程と、逆導電型不純物をイオ
ン注入して前記ゲート電極両側の直下の前記半導体薄膜
にソース・ドレイン層を形成する工程と、全面に層間絶
縁膜を堆積したのち前記第１のコンタクト開口の内側に
第２のコンタクト開口を形成する工程と、一導電型不純
物をイオン注入して前記第２のコンタクト開口の前記半
導体薄膜にオーミック層を形成する工程と、前記ゲート
電極および前記オーミック層に接する前記第２のコンタ
クト開口近傍の絶縁膜をエッチングする工程とを含むも
のである。
造方法は、絶縁物の上に形成された一導電型半導体薄膜
を選択酸化して素子分離酸化膜を形成する工程と、前記
素子分離酸化膜に囲まれて残された前記半導体薄膜の表
面にゲート絶縁膜を形成したのち全面にポリシリコンを
堆積する工程と、前記ポリシリコンおよび前記ゲート絶
縁膜をパターニングして、前記半導体薄膜表面に達する
第１のコンタクト開口を有する前記ポリシリコンからな
るゲート電極を形成する工程と、逆導電型不純物をイオ
ン注入して前記ゲート電極両側の直下の前記半導体薄膜
にソース・ドレイン層を形成する工程と、全面に層間絶
縁膜を堆積したのち前記第１のコンタクト開口の内側に
第２のコンタクト開口を形成する工程と、一導電型不純
物をイオン注入して前記第２のコンタクト開口の前記半
導体薄膜にオーミック層を形成する工程と、前記ゲート
電極および前記オーミック層に接する前記第２のコンタ
クト開口近傍の絶縁膜をエッチングする工程とを含むも
のである。
【００１１】
【作用】ＮチャネルＭＯＳＦＥＴのドレイン電流とゲー
ト電圧との関係を図３に示す。基板にゲート電圧と同一
極性の１Ｖを印加すると、破線に示すようにＭＯＳＦＥ
Ｔのしきい値電圧が下がってドレイン電流が増大すると
同時に、ゲート電圧０Ｖのオフ時のリーク電流が増大す
る。
ト電圧との関係を図３に示す。基板にゲート電圧と同一
極性の１Ｖを印加すると、破線に示すようにＭＯＳＦＥ
Ｔのしきい値電圧が下がってドレイン電流が増大すると
同時に、ゲート電圧０Ｖのオフ時のリーク電流が増大す
る。
【００１２】一方、基板とゲート電極とをショート（短
絡）すると実線に示すように変る。ゲート電圧０Ｖにお
ける漏れ電流は十分に小さいうえ、ドレイン電流に対す
るゲート電圧特性の勾配が急峻になるのでＦＥＴのＯＮ
（オン）状態とＯＦＦ（オフ）状態との区別がより明確
になる。さらにＦＥＴがオン状態のときのドレイン電流
が増大してスイッチング特性が向上する。
絡）すると実線に示すように変る。ゲート電圧０Ｖにお
ける漏れ電流は十分に小さいうえ、ドレイン電流に対す
るゲート電圧特性の勾配が急峻になるのでＦＥＴのＯＮ
（オン）状態とＯＦＦ（オフ）状態との区別がより明確
になる。さらにＦＥＴがオン状態のときのドレイン電流
が増大してスイッチング特性が向上する。
【００１３】チップ面積を増やすことなく、基板に電極
を形成してゲート電極と接続することができる。その結
果、ＳＯＩＭＯＳＦＥＴの問題点である浮遊基板効果を
抑制するとともに、ＦＥＴの高速化が可能になる。
を形成してゲート電極と接続することができる。その結
果、ＳＯＩＭＯＳＦＥＴの問題点である浮遊基板効果を
抑制するとともに、ＦＥＴの高速化が可能になる。
【００１４】
【実施例】本発明の一実施例について、図２（ａ）〜
（ｇ）を参照して工程順に説明する。
（ｇ）を参照して工程順に説明する。
【００１５】はじめに平面図である図２（ａ）およびそ
の断面図である図２（ｂ）に示すように、Ｐ型シリコン
からなる下地ウェーハ１に酸化シリコン膜２で絶縁分離
されたＰ型シリコン層３が形成されている、Ｐ型ＳＯＩ
基板を用いる。ＳＯＩ基板は酸素イオン注入によるＳＩ
ＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｙｇｅｎ）または、レーザ、電子ビームやラ
ンプアニールによって再結晶するＺＭＲ（Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）
などで形成される。つぎに選択酸化法により素子分離用
酸化膜４を形成して素子領域となるＰ型シリコン層３を
絶縁分離する。このとき図２（ａ）に示すように、ゲー
ト電極のコンタクト予定領域までＰ型シリコン層３を残
して凸型にしたことに特徴がある。
の断面図である図２（ｂ）に示すように、Ｐ型シリコン
からなる下地ウェーハ１に酸化シリコン膜２で絶縁分離
されたＰ型シリコン層３が形成されている、Ｐ型ＳＯＩ
基板を用いる。ＳＯＩ基板は酸素イオン注入によるＳＩ
ＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｙｇｅｎ）または、レーザ、電子ビームやラ
ンプアニールによって再結晶するＺＭＲ（Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）
などで形成される。つぎに選択酸化法により素子分離用
酸化膜４を形成して素子領域となるＰ型シリコン層３を
絶縁分離する。このとき図２（ａ）に示すように、ゲー
ト電極のコンタクト予定領域までＰ型シリコン層３を残
して凸型にしたことに特徴がある。
【００１６】つぎに平面図である図２（ｃ）およびその
断面図である図２（ｄ）に示すように、ゲート酸化膜５
を形成したのちしきい値電圧を調整するためボロン（硼
素）をイオン注入する。つぎに燐をドープしたポリシリ
コンを形成してからパターニングしてゲート電極６を形
成する。ポリシリコンをパターニングするとき、同時に
ゲート電極６にコンタクト１１を開口する。
断面図である図２（ｄ）に示すように、ゲート酸化膜５
を形成したのちしきい値電圧を調整するためボロン（硼
素）をイオン注入する。つぎに燐をドープしたポリシリ
コンを形成してからパターニングしてゲート電極６を形
成する。ポリシリコンをパターニングするとき、同時に
ゲート電極６にコンタクト１１を開口する。
【００１７】つぎに平面図である図２（ｅ）およびその
断面図である図２（ｆ）に示すように、砒素をイオン注
入してＮ+ 型ソース・ドレイン拡散層７を形成する。つ
ぎに全面に厚さ０．４μｍの層間絶縁膜８を堆積したの
ち、レジスト（図示せず）をマスクとしてエッチングし
てコンタクト１２を開口する。このときコンタクト１２
はゲート電極６と同時にパターニングしたコンタクト１
１よりもひとまわり小さくして、コンタクト１２の側面
に層間絶縁膜８からなる厚さ約０．１μｍの側壁が残る
ようにする。このあとボロンをイオン注入したとき、ゲ
ート電極６にボロンが侵入しないようにするためであ
る。
断面図である図２（ｆ）に示すように、砒素をイオン注
入してＮ+ 型ソース・ドレイン拡散層７を形成する。つ
ぎに全面に厚さ０．４μｍの層間絶縁膜８を堆積したの
ち、レジスト（図示せず）をマスクとしてエッチングし
てコンタクト１２を開口する。このときコンタクト１２
はゲート電極６と同時にパターニングしたコンタクト１
１よりもひとまわり小さくして、コンタクト１２の側面
に層間絶縁膜８からなる厚さ約０．１μｍの側壁が残る
ようにする。このあとボロンをイオン注入したとき、ゲ
ート電極６にボロンが侵入しないようにするためであ
る。
【００１８】つぎに平面図である図２（ｇ）およびその
断面図である図２（ｈ）に示すように、ボロンをイオン
注入したのちアニールして基板電極予定領域にＰ+ 型オ
ーミック拡散層９を形成する。つぎにコンタクト１２の
側面に残っている層間絶縁膜８などからなる絶縁膜をエ
ッチングする。
断面図である図２（ｈ）に示すように、ボロンをイオン
注入したのちアニールして基板電極予定領域にＰ+ 型オ
ーミック拡散層９を形成する。つぎにコンタクト１２の
側面に残っている層間絶縁膜８などからなる絶縁膜をエ
ッチングする。
【００１９】最後に平面図である図１（ａ）およびその
断面図である図１（ｂ）に示すように、スパッタ法によ
り全面にＡｌ（アルミニウム）系合金を堆積したのち、
パターニングしてＡｌ配線１０を形成して素子部が完成
する。
断面図である図１（ｂ）に示すように、スパッタ法によ
り全面にＡｌ（アルミニウム）系合金を堆積したのち、
パターニングしてＡｌ配線１０を形成して素子部が完成
する。
【００２０】本実施例ではＮチャネルのＦＥＴについて
説明したが、本発明はＮチャネルに限定されることなく
極性を変えることによりＰチャネルのＦＥＴにも適用す
ることができる。さらにＮチャネルおよびＰチャネルの
ＦＥＴが共存するＣＭＯＳ集積回路に適用しても同様の
効果を得ることができる。
説明したが、本発明はＮチャネルに限定されることなく
極性を変えることによりＰチャネルのＦＥＴにも適用す
ることができる。さらにＮチャネルおよびＰチャネルの
ＦＥＴが共存するＣＭＯＳ集積回路に適用しても同様の
効果を得ることができる。
【００２１】
【発明の効果】基板とゲート電極とを短絡することによ
り、チップ面積を増やすことなくＳＯＩＭＯＳＦＥＴの
問題点である浮遊基板効果を抑制することができる。さ
らにＦＥＴのオン状態とオフ状態との区別が明確にな
り、オン状態のドレイン電流が増加して、ＦＥＴの高速
動作が可能になった。
り、チップ面積を増やすことなくＳＯＩＭＯＳＦＥＴの
問題点である浮遊基板効果を抑制することができる。さ
らにＦＥＴのオン状態とオフ状態との区別が明確にな
り、オン状態のドレイン電流が増加して、ＦＥＴの高速
動作が可能になった。
【００２２】しかもレジスト工程を追加することなく、
自己整合的に基板コンタクト領域の不純物濃度を上げ
て、コンタクト抵抗を低減することができる。
自己整合的に基板コンタクト領域の不純物濃度を上げ
て、コンタクト抵抗を低減することができる。
【図１】（ａ）は本発明の一実施例を示す平面図であ
る。（ｂ）は（ａ）の断面図である。
る。（ｂ）は（ａ）の断面図である。
【図２】（ａ），（ｃ），（ｅ），（ｇ）は本発明の一
実施例を工程順に示す平面図である。（ｂ），（ｄ），
（ｆ），（ｈ）は本発明の一実施例を工程順に示す断面
図である。
実施例を工程順に示す平面図である。（ｂ），（ｄ），
（ｆ），（ｈ）は本発明の一実施例を工程順に示す断面
図である。
【図３】ＦＥＴのゲート電圧に対するドレイン電流の特
性を示すグラフである。
性を示すグラフである。
１ 下地ウェーハ ２ 酸化シリコン膜 ３ Ｐ型シリコン層 ４ 素子分離酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ Ｎ+ 型ソース・ドレイン ８ 層間絶縁膜 ９ Ｐ+ 型拡散層 １０ Ａｌ配線 １１，１２ コンタクト
Claims (2)
- 【請求項１】 絶縁物の上に半導体薄膜、ゲート絶縁膜
およびゲート電極が順次積層され、前記ゲート電極およ
び前記ゲート絶縁膜に形成されたコンタクトを覆う金属
配線によって、前記ゲート電極と前記半導体薄膜とが電
気的に接続された電界効果トランジスタ。 - 【請求項２】 絶縁物の上に形成された一導電型半導体
薄膜を選択酸化して素子分離酸化膜を形成する工程と、
前記素子分離酸化膜に囲まれて残された前記半導体薄膜
の表面にゲート絶縁膜を形成したのち、全面にポリシリ
コンを堆積する工程と、前記ポリシリコンおよび前記ゲ
ート絶縁膜をパターニングして、前記半導体薄膜表面に
達する第１のコンタクト開口を有する前記ポリシリコン
からなるゲート電極を形成する工程と、逆導電型不純物
をイオン注入して前記ゲート電極両側の直下の前記半導
体薄膜にソース・ドレイン層を形成する工程と、全面に
層間絶縁膜を堆積したのち前記第１のコンタクト開口の
内側に第２のコンタクト開口を形成する工程と、一導電
型不純物をイオン注入して前記第２のコンタクト開口の
前記半導体薄膜にオーミック層を形成する工程と、前記
ゲート電極および前記オーミック層に接する前記第２の
コンタクト開口近傍の絶縁膜をエッチングする工程とを
含む電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237920A JP2903892B2 (ja) | 1992-09-07 | 1992-09-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237920A JP2903892B2 (ja) | 1992-09-07 | 1992-09-07 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685262A true JPH0685262A (ja) | 1994-03-25 |
| JP2903892B2 JP2903892B2 (ja) | 1999-06-14 |
Family
ID=17022412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237920A Expired - Lifetime JP2903892B2 (ja) | 1992-09-07 | 1992-09-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903892B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000001015A1 (en) * | 1998-06-30 | 2000-01-06 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacture thereof |
| US6172405B1 (en) | 1998-07-17 | 2001-01-09 | Sharp Kabushiki Kaisha | Semiconductor device and production process therefore |
| US6177811B1 (en) | 1995-06-06 | 2001-01-23 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US6191449B1 (en) * | 1996-09-19 | 2001-02-20 | Kabushiki Kaisha Toshiba | SOI based transistor having an independent substrate potential control |
| US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| JP2002509360A (ja) * | 1997-12-16 | 2002-03-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 選択的に連結された本体を有するシリコン酸化物絶縁体（ｓｏｉ）半導体 |
| US6841828B2 (en) | 1997-02-28 | 2005-01-11 | Kabushiki Kaisha Toshiba | Method of manufacturing SOI element having body contact |
| JP2005123565A (ja) * | 2003-10-16 | 2005-05-12 | Samsung Sdi Co Ltd | ゲート−ボディーコンタクト薄膜トランジスター |
| JP2007324530A (ja) * | 2006-06-05 | 2007-12-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| US11715796B2 (en) | 2021-03-12 | 2023-08-01 | Kabushiki Kaisha Toshiba | High frequency transistor |
| US12495608B2 (en) | 2021-12-14 | 2025-12-09 | United Semiconductor Japan Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
1992
- 1992-09-07 JP JP4237920A patent/JP2903892B2/ja not_active Expired - Lifetime
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177811B1 (en) | 1995-06-06 | 2001-01-23 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US6573577B1 (en) | 1996-06-28 | 2003-06-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US6927463B2 (en) | 1996-06-28 | 2005-08-09 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| KR100330782B1 (ko) * | 1996-06-28 | 2002-08-13 | 샤프 가부시키가이샤 | 반도체장치및그의제조방법 |
| KR100387902B1 (ko) * | 1996-06-28 | 2003-06-18 | 샤프 가부시키가이샤 | 반도체 장치 및 그의 제조방법 |
| US6191449B1 (en) * | 1996-09-19 | 2001-02-20 | Kabushiki Kaisha Toshiba | SOI based transistor having an independent substrate potential control |
| US6841828B2 (en) | 1997-02-28 | 2005-01-11 | Kabushiki Kaisha Toshiba | Method of manufacturing SOI element having body contact |
| JP2002509360A (ja) * | 1997-12-16 | 2002-03-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 選択的に連結された本体を有するシリコン酸化物絶縁体（ｓｏｉ）半導体 |
| US6682966B2 (en) | 1998-06-30 | 2004-01-27 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| WO2000001015A1 (en) * | 1998-06-30 | 2000-01-06 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacture thereof |
| US6426532B1 (en) | 1998-06-30 | 2002-07-30 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacture thereof |
| US6172405B1 (en) | 1998-07-17 | 2001-01-09 | Sharp Kabushiki Kaisha | Semiconductor device and production process therefore |
| JP2005123565A (ja) * | 2003-10-16 | 2005-05-12 | Samsung Sdi Co Ltd | ゲート−ボディーコンタクト薄膜トランジスター |
| US8704305B2 (en) | 2003-10-16 | 2014-04-22 | Samsung Display Co., Ltd. | Thin film transistor |
| JP2007324530A (ja) * | 2006-06-05 | 2007-12-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| US11715796B2 (en) | 2021-03-12 | 2023-08-01 | Kabushiki Kaisha Toshiba | High frequency transistor |
| US12495608B2 (en) | 2021-12-14 | 2025-12-09 | United Semiconductor Japan Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2903892B2 (ja) | 1999-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5804858A (en) | Body contacted SOI MOSFET | |
| US5266515A (en) | Fabricating dual gate thin film transistors | |
| KR0134756B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US6025237A (en) | Methods of forming field effect transistors having graded drain region doping profiles therein | |
| JP2835216B2 (ja) | 半導体装置の製造方法 | |
| US7768078B2 (en) | Power semiconductor device having improved performance and method | |
| US5804856A (en) | Depleted sidewall-poly LDD transistor | |
| US7217602B2 (en) | Semiconductor device employing SOI substrate and method of manufacturing the same | |
| US6159778A (en) | Methods of forming semiconductor-on-insulator field effect transistors with reduced floating body parasitics | |
| JP3103159B2 (ja) | 半導体装置 | |
| JP2001156290A (ja) | 半導体装置 | |
| JP2903892B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3057436B2 (ja) | 半導体デバイス及びその製造方法 | |
| JP4348757B2 (ja) | 半導体装置 | |
| US6621118B2 (en) | MOSFET, semiconductor device using the same and production process therefor | |
| JP3057792B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH09135029A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| KR100227644B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| EP0401577A1 (en) | Metal oxide-semiconductor device and fabrication method of the same | |
| JP2519541B2 (ja) | 半導体装置 | |
| JP3708370B2 (ja) | 半導体装置及びその製造方法 | |
| JP2917301B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1093096A (ja) | 半導体装置及びその製造方法 | |
| JP2807718B2 (ja) | 半導体装置およびその製造方法 | |
| JP3260200B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120326 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120326 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 14 |