JPH1093096A

JPH1093096A - 半導体装置及びその製造方法

Info

Publication number: JPH1093096A
Application number: JP24740896A
Authority: JP
Inventors: Junji Koga; 淳二古賀; Naoyuki Shigyo; 直之執行; Akira Chokai; 明鳥海
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 1998-04-10
Anticipated expiration: 2016-09-19
Also published as: JP3556407B2

Abstract

(57)【要約】【課題】しきい値を適正に設定することが可能であ
り、かつ高速動作が可能なSOI素子を提供すること。【解決手段】絶縁層２上に形成された半導体層３と、
この半導体層３に離間して形成された第１導電型のソー
ス領域及びドレイン領域７と、このソース領域及びドレ
イン領域７間の半導体層３の表面に形成されチャネルと
なる、第２導電型の不純物を含む表面領域と、ソース領
域及びドレイン領域７間でかつ前記表面領域よりも絶縁
層２側に形成され、前記表面領域よりも高い濃度の第２
導電型の不純物を含む不純物領域６と、前記表面領域上
に形成されたゲート絶縁膜４と、このゲート絶縁膜４上
に形成されたゲート電極５とを備えたことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に薄膜 SOI構造の MOSFET 及びその
製造方法に関する。

【０００２】

【従来の技術】薄膜 SOI（Silicon-On-Insulator）素
子、例えば絶縁膜上に形成したSOI トランジスタが、0.
1 μｍ世代のデバイスとして最近注目されるようになっ
てきている。

【０００３】この薄膜 SOI素子は、絶縁膜によりその下
の半導体基板と電気的に絶縁しているため、寄生容量が
小さいという大きな利点を有する。また、同様な理由で
ソフトエラーに強い等の利点があることが知られてい
る。

【０００４】更に、SOI 層の薄膜化によりSOI 層が完全
に空乏化する場合には、移動度（モビリティ）の増加に
よる動作速度の向上や低消費電力化、さらにはスイッチ
ング特性の改善を容易に達成することができる。また、
チャネル長の微細化に伴うしきい電圧Ｖ_thの低下（いわ
ゆる短チャネル効果）がバルクに形成したMOSFETよりも
小さいことが報告されている（M. Yoshimi et al., IEI
CE Trans., vol. E74,p. 337, 1991 ）。

【０００５】また、0.1 μｍ世代の薄膜 SOI素子では、
低消費電力化は必須であり、電源電圧は 1 V程度が予想
される。これを達成するには、素子のしきい値を適正に
設定することが、最も重要である。

【０００６】ところが、薄膜 SOI素子ではしきい値の設
定が難しく、回路設計が困難となるという問題がある。
これを解決するために、従来方法では、チャネル領域の
不純物濃度を高くして、しきい値の調整を行っていた。
しかしながら、この方法は、薄膜 SOI素子の大きな特徴
であるモビリティの増大を消失させてしまうという欠点
があった。

【０００７】一方、薄膜 SOI素子において待機時の消費
電力を抑える等のために、良好な subthreshold 特性は
必要不可欠である。元来、SOI 素子の特徴として、優れ
た subthreshold 特性が期待されるが、実際に素子を作
製すると、subthreshold特性に劣化が見られる。

【０００８】図２１は、本発明者が作製した SOI素子の
I-V特性である。横軸はゲート電圧、縦軸はドレイン電
流である。ドレイン電流が立ち上がる領域においてハン
プ (こぶ )が見られ、低ゲート電圧側でドレイン電流の
増加が確認される。即ち、素子のしきい値が低下してsu
bthreshold特性が劣化していることが明らかである。

【０００９】図２２は、このsubthreshold特性の劣化を
説明するための薄膜 SOI素子の断面図である。２１３は
LOCOS 法により形成された素子分離領域であり、そのバ
ーズ・ビーク領域の下に、本来の SOI層のチャネル領域
２１５よりも膜厚の薄い領域２１５ａが形成される。２
１１はシリコン基板、２１２は埋め込みシリコン酸化
膜、２１４はゲート電極である。

【００１０】このように、領域２１５ａが形成される
と、この部分にしきい値の低い寄生トランジスタが存在
するようになり、この寄生トランジスタが働くことによ
り、トランジスタ全体のしきい値は本来のトランジスタ
よりも低くなる。即ち、ゲート電圧を印加すると、まず
寄生トランジスタに電流が流れ、その後に本来のトラン
ジスタに電流が流れるために、図２１に示すようなハン
プ特性が現れる。この現象の詳細な解析は、例えば IEE
E, Transactions on Electron Devices, vol. 39, p. 8
74, 1992. に示されている。

【００１１】

【発明が解決しようとする課題】以上のように、従来の
薄膜 SOI素子では、回路設計のためしきい値設定の調整
を行うことが不可欠であり、これを達成すべくチャネル
の不純物濃度を高くしており、このため薄膜 SOI素子本
来の超高速性を実現することが困難であった。

【００１２】また、待機時の消費電力を抑える等のため
に良好なsubthreshold特性を達成することが必要である
が、従来の薄膜 SOI素子ではハンプ (こぶ )が見られ、
素子のしきい値が低下してsubthreshold特性が劣化して
しまうという問題があった。

【００１３】本発明は、上記実情に鑑みてなされたもの
であり、しきい値が適正に設定可能であり、かつ高速動
作が可能な薄膜 SOI素子を提供することを目的とするも
のである。

【００１４】

【課題を解決するための手段】

［概略］（第１の発明）上記した問題を解決するために本発明
は、絶縁層上に形成された半導体層と、この半導体層に
離間して形成された第１導電型のソース領域及びドレイ
ン領域と、このソース領域及びドレイン領域間の前記半
導体層の表面に形成されチャネルとなる、第２導電型の
不純物を含む表面領域と、前記ソース領域及びドレイン
領域間でかつ前記表面領域よりも前記絶縁層側に形成さ
れ、前記表面領域よりも高い濃度の第２導電型の不純物
を含む不純物領域と、前記表面領域上に形成されたゲー
ト絶縁膜と、このゲート絶縁膜上に形成されたゲート電
極とを備えたことを特徴とする半導体装置を提供する。

【００１５】かかる本発明においては、以下の態様が好
ましい。（１）前記不純物領域の不純物濃度は１×１０¹⁶ｃｍ^-3
以上であり、前記表面領域の不純物濃度は１×１０¹⁶ｃ
ｍ^-3未満であること。

【００１６】（２）前記不純物領域の不純物濃度は１×
１０¹⁷ｃｍ^-3以上であり、前記表面領域の不純物濃度は
１×１０¹⁶ｃｍ^-3未満であること。（３）前記不純物領域は、前記絶縁層と接する前記半導
体層の部分に形成されたこと。

【００１７】（４）前記半導体層の厚みは１０ｎｍより
も厚く、かつ前記不純物領域は前記半導体層の表面から
１０ｎｍ以上の深さに形成されたこと。さらに、かかる本発明の半導体装置を製造する方法とし
て、絶縁層上に半導体層が形成された基板に対して、前
記半導体層表面にゲート絶縁膜を形成する工程と、この
ゲート絶縁膜上にゲート電極パターンを形成する工程
と、前記ゲート電極パターンをマスクとして前記半導体
層に対してほぼ垂直に第１導電型不純物をイオン注入し
て、前記半導体層にソース・ドレインとなる第１不純物
領域を形成する工程と、前記ゲート電極パターンをマス
クとして前記半導体層に対して斜めに第２導電型不純物
をイオン注入して、前記ソース・ドレインとなる第１不
純物領域間の前記半導体層表面から所定の深さの領域
に、前記半導体層表面よりも第２導電型不純物の濃度が
高い第２不純物領域を形成する工程とを備えたことを特
徴とする半導体装置の製造方法を提供する。

【００１８】かかる本発明において、前記半導体層に対
して斜めに第２導電型不純物をイオン注入する工程は、
前記ゲート電極パターンの側壁に選択的に側壁絶縁膜を
形成し、この側壁絶縁膜をもマスクとしてイオン注入を
行う工程であることが好ましい。

【００１９】さらにまた、他の製造方法として、絶縁層
上に半導体層が形成された基板に対して、前記絶縁層に
第１導電型不純物を含有せしめる工程と、前記半導体層
表面にゲート絶縁膜を形成する工程と、このゲート絶縁
膜上にゲート電極パターンを形成する工程と、前記ゲー
ト電極パターンをマスクとして前記半導体層に対して第
２導電型不純物をイオン注入して、前記半導体層にソー
ス・ドレインとなる第２導電型不純物含有領域を形成す
る工程と、熱処理により前記絶縁層に含有される第１導
電型不純物を前記半導体層中に拡散せしめて、前記ソー
ス・ドレインとなる第２導電型不純物含有領域間の前記
半導体層表面から所定の深さの領域に、前記半導体層表
面よりも第１導電型不純物の濃度が高い第１導電型不純
物含有領域を形成する工程とを備えたことを特徴とする
半導体装置の製造方法を提供する。

【００２０】（第２の発明）また本発明は、絶縁層上に
形成された半導体層と、この半導体層に離間して形成さ
れた第１導電型のソース領域及びドレイン領域と、この
ソース領域及びドレイン領域間の前記半導体層の表面に
形成されチャネルとなる、第２導電型の不純物を含む表
面領域と、この表面領域上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたゲート電極とを備
え、前記表面領域の下の前記絶縁層中に固定電荷領域が
形成されてなることを特徴とする半導体装置を提供す
る。

【００２１】（第３の発明）また本発明は、絶縁層上に
複数の島状のシリコン層が素子領域として形成され、こ
の素子領域は、ｐ型シリコンからなるゲート電極を備え
たｎ型チャネルのＭＩＳ型電界効果トランジスタを複数
個含み、これらの複数個のＭＩＳ型電界効果トランジス
タのうち少なくとも１つのＭＩＳ型電界効果トランジス
タのゲート電極にはＧｅまたはＳｎが含まれ、かつその
他の前記複数個のＭＩＳ型電界効果トランジスタのゲー
ト電極にはＧｅまたはＳｎが含まれないことを特徴とす
る半導体装置を提供する。

【００２２】さらに本発明は、絶縁層上に複数の島状の
シリコン層が素子領域として形成され、この素子領域
は、複数の記憶素子が形成された記憶素子領域及び該記
憶素子の動作を制御する回路が形成された回路領域を有
するとともに、前記記憶素子領域及び前記回路領域は、
それぞれｐ型シリコンからなるゲート電極を備えたｎ型
チャネルのＭＩＳ型電界効果トランジスタを含み、前記
回路領域に含まれたＭＩＳ型電界効果トランジスタのゲ
ート電極にはＧｅまたはＳｎが含まれ、かつ前記記憶素
子領域に含まれたＭＩＳ型電界効果トランジスタのゲー
ト電極にはＧｅまたはＳｎが含まれないことを特徴とす
る半導体装置を提供する。

【００２３】かかる２つの本発明においては、以下の態
様が好ましい。（１）前記ＭＩＳ型電界効果トランジスタのゲート電極
に含まれたＧｅまたはＳｎの濃度は１×１０²⁰ｃｍ^-3以
上であること。

【００２４】（２）前記シリコン層には、ｐ型シリコン
からなるゲート電極を備えたｐ型チャネルのＭＩＳ型電
界効果トランジスタがさらに含まれ、該ＭＩＳ型電界効
果トランジスタのゲート電極にはＧｅまたはＳｎが含ま
れること。

【００２５】（３）前記回路領域にはｐ型シリコンから
なるゲート電極を備えたｐ型チャネルのＭＩＳ型電界効
果トランジスタが含まれ、該ＭＩＳ型電界効果トランジ
スタのゲート電極にはＧｅまたはＳｎが含まれること。

【００２６】（４）前記ｐ型チャネルのＭＩＳ型電界効
果トランジスタのゲート電極に含まれたＧｅまたはＳｎ
の濃度は１×１０²⁰ｃｍ^-3以上であること。（５）前記ｎ型チャネルのＭＩＳ型電界効果トランジス
タのソース領域にはＧｅまたはＳｎが含まれているこ
と。

【００２７】（６）前記ｎ型チャネルのＭＩＳ型電界効
果トランジスタのソース領域に含まれたＧｅまたはＳｎ
の濃度は１×１０²⁰ｃｍ^-3以上であること。さらに、かかる本発明の半導体装置を製造する方法とし
て、絶縁層上に複数の島状のｐ型シリコン層が素子領域
として形成され、この素子領域は、ｐ型シリコンからな
るゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果
トランジスタを複数個含む半導体装置の製造方法であっ
て、前記ｐ型シリコン層上にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上にｐ型シリコンからなりゲー
ト電極となる導電膜を形成する工程と、この導電膜上に
第１のマスクパターンを形成し、この第１のマスクパタ
ーンを用いて前記導電膜に選択的にＧｅまたはＳｎを導
入する工程と、前記第１のマスクパターンを除去する工
程と、前記導電膜上に第２のマスクパターンを形成し、
この第２のマスクパターンを用いてエッチングにより、
ＧｅまたはＳｎを導入した前記導電膜及びこれらを導入
しない前記導電膜をそれぞれゲート電極の形状に加工す
る工程と、前記第２のマスクパターンを用いて前記ｐ型
シリコン層にｎ型不純物を導入してソース・ドレイン領
域を形成する工程とを備えたことを特徴とする半導体装
置の製造方法を提供する。

【００２８】さらにまた、他の製造方法として、絶縁層
上に形成されたｐ型シリコン層に、複数の記憶素子を含
む記憶素子領域及び該記憶素子の動作を制御する回路を
含む回路領域を形成する半導体装置の製造方法であっ
て、前記ｐ型シリコン層上にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上にｐ型シリコンからなりゲー
ト電極となる導電膜を形成する工程と、この導電膜の前
記記憶素子領域となる部分の上に第１のマスクパターン
を形成し、この第１のマスクパターンを用いて前記導電
膜の前記回路領域となる部分に選択的にＧｅまたはＳｎ
を導入する工程と、前記第１のマスクパターンを除去す
る工程と、前記導電膜上に第２のマスクパターンを形成
し、この第２のマスクパターンを用いてエッチングによ
り前記記憶素子領域及び前記回路領域の前記導電膜をゲ
ート電極の形状に加工する工程と、前記第２のマスクパ
ターンを用いて前記記憶素子領域及び前記回路領域の前
記ｐ型シリコン層にｎ型不純物を導入してソース・ドレ
イン領域を形成する工程とを備えたことを特徴とする半
導体装置の製造方法を提供する。

【００２９】かかる２つの本発明においては、前記Ｇｅ
またはＳｎを導入する工程は、ＧｅまたはＳｎを前記導
電膜中のピーク濃度が１×１０²⁰ｃｍ^-3以上となるよう
にイオン注入する工程であることが好ましい。

【００３０】（第４の発明）また本発明は、絶縁層と、
この絶縁層上の素子形成領域に島状に形成された半導体
層と、この半導体層に離間して形成されたソース領域及
びドレイン領域と、このソース領域及びドレイン領域間
のチャネルとなる前記半導体層の表面上に形成されたゲ
ート絶縁膜と、前記絶縁層上の素子分離領域上に形成さ
れ、前記チャネルの幅方向に該チャネルと隣接する部分
を含む前記半導体層の側壁部の領域において概略一定の
膜厚を有し、かつこの概略一定の膜厚を有する領域の外
周の領域において前記膜厚よりも大きな膜厚を有する素
子分離絶縁膜と、前記ゲート絶縁膜上から前記素子分離
絶縁膜上にかけて形成されたゲート電極パターンとを備
えたことを特徴とする半導体装置を提供する。

【００３１】かかる本発明においては、以下の態様が好
ましい。（１）前記概略一定の膜厚を有する領域は、前記半導体
層の全周囲の側壁部の領域であること。

【００３２】（２）前記概略一定の膜厚を有する領域
は、前記チャネルの幅方向に位置する前記半導体層の側
壁部の領域に選択的に形成されていること。（３）前記概略一定の膜厚を有する領域の幅が０．５μ
ｍ以下であること。

【００３３】さらに、かかる本発明の半導体装置を製造
する方法として、絶縁層上の半導体層の素子分離予定領
域を選択的に酸化して素子分離絶縁膜を形成するととも
に、素子形成領域に島状に前記半導体層を残す工程と、
この半導体層の表面上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上から前記素子分離絶縁膜上にか
けてゲート電極パターンを形成する工程と、前記島状に
残した半導体層にソース領域及びドレイン領域を互いに
離間して形成する工程とを備え、前記半導体層の素子分
離予定領域を選択的に酸化する前に、前記ソース領域及
びドレイン領域間のチャネルの幅方向に該チャネルと隣
接する部分を含み、かつ前記島状に残す半導体層の側壁
部となる領域の該半導体層をエッチングすることによ
り、この領域の前記半導体層の膜厚を減少させる工程を
備えたことを特徴とする半導体装置の製造方法を提供す
る。

【００３４】かかる本発明においては、以下の態様が好
ましい。（１）前記半導体層の膜厚を減少させる工程において、
前記島状に残す半導体層の全周囲の側壁部となる領域の
該半導体層を選択的にエッチングすること。

【００３５】（２）前記半導体層の膜厚を減少させる工
程において、前記ソース領域及びドレイン領域間のチャ
ネルの幅方向に位置し、かつ前記島状に残す半導体層の
側壁部となる領域の該半導体層を選択的にエッチングす
ること。

【００３６】（３）前記半導体層の膜厚を減少させる工
程において、前記島状に残す半導体層、及び前記ソース
領域及びドレイン領域間のチャネルの幅方向に位置し、
かつ前記島状に残す半導体層の側壁部となる領域の該半
導体層を選択的にエッチングすること。

【００３７】（第５の発明）また本発明は、絶縁層と、
この絶縁層上の素子形成領域に島状に形成された半導体
層と、この半導体層に離間して形成されたソース領域及
びドレイン領域と、このソース領域及びドレイン領域間
のチャネルとなる前記半導体層の表面上に形成されたゲ
ート絶縁膜と、前記チャネルの幅方向に該チャネルと隣
接する部分を含む前記半導体層の側壁部に形成され、膜
厚が概略一定である側壁絶縁膜と、前記ゲート絶縁膜上
から前記絶縁層上の素子分離領域にかけて形成されたゲ
ート電極パターンとを備えたことを特徴とする半導体装
置を提供する。

【００３８】かかる本発明においては、以下の態様が好
ましい。（１）前記側壁絶縁膜は、前記半導体層の全周囲の側壁
部に形成されていること。

【００３９】（２）前記側壁絶縁膜は、前記チャネルの
幅方向に位置する前記半導体層の側壁部に選択的に形成
されていること。（３）前記膜厚が概略一定である側壁絶縁膜の幅が０．
５μｍ以下であること。さらに、かかる本発明の半導体装置を製造する方法とし
て、絶縁層上に島状に形成された半導体層にソース領域
及びドレイン領域を形成し、該半導体層上にゲート電極
パターンを形成する半導体装置の製造方法であって、絶
縁層上に形成された半導体層上に島状に選択的に第１の
絶縁パターンを形成する工程と、この第１の絶縁パター
ンをマスクとして前記半導体層をエッチングすることに
より、この半導体層の前記第１の絶縁パターンで覆われ
ていない部分の膜厚を減少させる工程と、前記第１の絶
縁パターンの側壁に第２の絶縁パターンを形成する工程
と、前記第１及び第２の絶縁パターンをマスクとして前
記半導体層をエッチングすることにより、この半導体層
の前記第１及び第２の絶縁パターンで覆われていない部
分を選択的に除去する工程と、前記第１及び第２の絶縁
パターンをマスクとして前記半導体層を選択的に酸化す
ることにより、前記ソース領域及びドレイン領域間のチ
ャネルの幅方向に該チャネルと隣接する部分を含む前記
半導体層の側壁部に側壁絶縁膜を形成する工程と、前記
第１の絶縁パターンを除去する工程と、前記半導体層の
表面上にゲート絶縁膜を形成する工程と、このゲート絶
縁膜上から前記絶縁層上の素子分離領域にかけてゲート
電極パターンを形成する工程と、前記半導体層にソース
領域及びドレイン領域を互いに離間して形成する工程と
を備えたことを特徴とする半導体装置の製造方法を提供
する。

【００４０】かかる本発明においては、前記第２の絶縁
パターンをさらに除去し、この後、前記ゲート電極パタ
ーンを形成することが好ましい。（第６の発明）また本発明は、絶縁層と、この絶縁層上
の素子形成領域に島状に形成された半導体層と、この半
導体層に互いに離間して形成され、該半導体層の外縁部
より隔離して形成されたソース領域及びドレイン領域
と、前記半導体層の表面上に形成されたゲート絶縁膜
と、前記ソース領域及びドレイン領域をそれぞれ取り囲
むように前記半導体層上に前記ゲート絶縁膜を介して形
成されたゲート電極パターンとを備えたことを特徴とす
る半導体装置を提供する。

【００４１】（第７の発明）また本発明は、絶縁層と、
この絶縁層上の素子形成領域に島状に形成された半導体
層と、この半導体層の表面上に形成されたゲート絶縁膜
と、前記半導体層上に前記ゲート絶縁膜を介して環状に
形成されたゲート電極パターンと、このゲート電極パタ
ーンの内側及び外側の前記半導体層の領域にそれぞれ互
いに離間して形成されたソース・ドレイン領域とを備え
たことを特徴とする半導体装置を提供する。

【００４２】［作用］（第１及び第２の発明）第１の発明によれば、ソース領
域及びドレイン領域間でかつ第２導電型の不純物を含む
表面領域よりも絶縁層側、例えば前記絶縁層とその上の
半導体層との界面近傍に、前記表面領域よりも高い濃度
の第２導電型の不純物を含む不純物領域が形成されるの
で、この第２導電型の不純物の濃度を調整することによ
って、しきい値の適正な制御が可能である。さらに、前
記表面領域、即ちチャネル表面は低濃度のままであるた
め、高いモビリティを達成でき、超高速デバイスを実現
できる。

【００４３】また、第２の発明によれば、第２導電型の
不純物を含む表面領域の下の絶縁層中に固定電荷が含ま
れているので、かかる固定電荷によって、しきい値の適
正な制御が可能である。さらに、前記表面領域、即ちチ
ャネル表面は低濃度のままであるため、高いモビリティ
を達成でき、超高速デバイスを実現できる。

【００４４】（第３の発明）また第３の発明によれば、
ｐ型シリコンからなるゲート電極を備えたｎ型チャネル
のＭＩＳ型電界効果トランジスタを複数個含み、これら
の複数個のＭＩＳ型電界効果トランジスタのうち少なく
とも１つのＭＩＳ型電界効果トランジスタのゲート電極
にはＧｅまたはＳｎが含まれ、かつその他の前記複数個
のＭＩＳ型電界効果トランジスタのゲート電極にはＧｅ
またはＳｎが含まれないので、ゲート電極にＧｅまたは
Ｓｎが含まれるｎ型チャネルのＭＩＳ型電界効果トラン
ジスタは、含まれないものと比べて、しきい値（Ｖ_th）
を低くすることができ、これによりＶ_thの異なる複数個
のＭＩＳ型電界効果トランジスタを形成することができ
る。

【００４５】SOI MOSFET、特に完全空乏化型SOI MOSFET
では、SOI 層のチャネル領域の不純物濃度を変えてＶ_th
を所望の値に設定することが困難であるという問題があ
ったが、ｐ型シリコン・ゲートへのＧｅまたはＳｎ導入
の有無により、Ｖ_thを制御することが可能となり、完全
空乏化型SOI MOSFETの回路設計上の問題を克服すること
ができる。

【００４６】例えば、ダイナミックRAM のメモリセル部
では、リーク電流を小さくするためにＶ_thの高いMOSFET
が必要であり、ＧｅまたはＳｎを導入していないｐ型シ
リコンをゲートとして用いる。一方、メモリ動作を制御
する周辺回路部では、高速動作のためにＶ_thの低いMOSF
ETが必要であり、ＧｅまたはＳｎを導入したｐ型シリコ
ンをゲートとして用いる。

【００４７】また、ｐ型チャネルのＭＩＳ型電界効果ト
ランジスタのゲート電極として、ＧｅまたはＳｎを導入
したｐ型シリコンを用いれば、ＧｅまたはＳｎを導入し
ない場合に比べてゲートのフェルミレベルがバンドギャ
ップの中央に近づく。このため、適正なＶ_thを得るため
のチャネルへのイオン注入量を低減できる。また、ｎ型
チャネルのＭＩＳ型電界効果トランジスタのゲートと同
一のゲート材料を使え、従来のｎ型チャネルとｐ型チャ
ネルのＭＩＳ型電界効果トランジスタでゲートの導電性
を変えるデュアル・ゲート（dual gate ）に比べて、製
造工程を簡略化できる。

【００４８】また、ソース領域へＧｅまたはＳｎを導入
すれば、バンドギャップを狭めることができ、これによ
り、ｎ型チャネルSOI MOSFETでの基板浮遊効果の主原因
となる正孔のチャネル内の蓄積を効果的に防止できる。

【００４９】（第４及び第５の発明）また第４及び第５
の発明によれば、素子分離を形成する領域のうち、素子
形成領域と相接し、かつ少なくともゲート電極パターン
を配線する領域と重複する領域の半導体層の膜厚を薄く
して、これを酸化することによって、素子分離領域を形
成する。これにより、酸化の際バーズビークが形成され
ることを抑制することができ、この部分に薄い半導体層
が残ることを防止することができる。したがって、寄生
トランジスタ効果を排除でき、良好なカット・オフ特性
を達成できる。

【００５０】（第６及び第７の発明）また第６及び第７
の発明によれば、絶縁層上の素子形成領域に島状に形成
された半導体層の外縁部からチャネル領域を隔離して形
成するので、寄生トランジスタの生じやすい前記半導体
層の外縁部を避けて前記チャネル領域を形成することと
なる。したがって、寄生トランジスタ効果を排除でき、
良好なカット・オフ特性を達成できる。

【００５１】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。（第１の実施形態）第１の実施形態では前述した第１の
発明について述べる。

【００５２】図１は、本発明に係る薄膜 SOI構造の MOS
FET の構造を示す断面図である。図１に示すように、シ
リコン基板１上に埋め込みシリコン酸化膜２が形成さ
れ、このシリコン酸化膜２の上には島状シリコン層３が
形成され、このシリコン層３とシリコン酸化膜２との界
面に接して、シリコン層３にP 型不純物領域６が形成さ
れている。この領域の不純物濃度を調節することによ
り、適正なしきい値設定が可能な、N 型 MOSFET が実現
できる。逆に、P 型 MOSFET では、N 型不純物領域を形
成する。さらに、チャネル表面は低濃度のままであるた
め、高いモビリティが保持され、超高速デバイスが実現
できる。

【００５３】なお、図１において４はゲート酸化膜、５
はゲート電極、７はソース・ドレイン領域である。図２
は、図１に示す薄膜 SOI素子の製造方法を示す工程断面
図である。図１と同一の部分には同一の符号を付して示
す。

【００５４】図２（ａ）は、通常の MOSプロセスを用い
て、ゲート加工、および、ソース・ドレイン形成を終了
した状態を示す断面図である。次に、図２（ｂ）に示す
ように、窒化シリコン膜８を全面に堆積し、異方性エッ
チングにより、側壁残しを行う。これによりゲート電極
５の側壁に窒化シリコン膜８が選択的に形成される。

【００５５】さらに、図２（ｃ）に示すように、回転斜
めイオン注入によりボロンを島状シリコン層３に導入す
る。イオン注入されたボロンはシリコン窒化膜８を通過
しにくいため、チャネル表面には、ボロンは導入されな
い。ソース・ドレイン領域７を通過したボロンは、埋め
込み酸化膜２と島状シリコン層３との界面に到達する。
さらに、ゲート長が短いため、ソース部から導入したボ
ロン領域と、ドレイン部から導入したボロン領域とはつ
ながって、P 型不純物領域６が形成される。イオン注入
の加速電圧は、SOI 膜厚に応じて、適宜、調整する。ま
た、ドーズ量は、所望のしきい値に応じて、適宜、調整
する。

【００５６】図３は、本発明に係る薄膜 SOI素子の他の
構造を示す断面図である。図３に示すように、シリコン
基板３１上に埋め込みシリコン酸化膜３２が形成され、
このシリコン酸化膜３２の上には島状シリコン層３３が
形成され、このシリコン層３３とシリコン酸化膜３２と
の界面に接して、シリコン層３３にP 型不純物領域３６
が形成されている。３４はゲート酸化膜、３５はゲート
電極、３７はソース・ドレイン領域である。

【００５７】埋め込みシリコン酸化膜３２には、ボロン
が導入されている。ボロンが導入された埋め込み酸化膜
３２を有する SOI基板は、貼り合わせ技術により、容易
に達成できる。P 型不純物領域３６は、埋め込み酸化膜
３２からのボロンの拡散により形成する。埋め込み酸化
膜３２に導入するボロンの濃度や熱工程は、P 型不純物
領域３６の所望のプロファイルに応じて、適宜、調整す
る。

【００５８】図４は、図３に示す薄膜 SOI素子の P型不
純物プロファイルをシミュレーションした結果を示す特
性図である。図４（ａ）は図３に示す薄膜 SOI素子の部
分断面拡大図を示し、図４（ｂ）はボロンの濃度プロフ
ァイルを示す。図４（ｂ）における点線部分は図４
（ａ）における埋め込みシリコン酸化膜３２と島状シリ
コン層３３との界面を示す。

【００５９】シミュレーションでは、ボロンの濃度を１
０¹⁹cm^-3とした。また、熱工程を 850℃, 30分としてい
る。非常に急峻な P型不純物プロファイルが、埋め込み
酸化膜３２と島状シリコン層３３との界面近傍で達成さ
れている。また、島状シリコン層３３表面には、拡散の
影響はまったく見られず、低濃度のままに保たれてい
る。

【００６０】図５は、図３に示す薄膜 SOI素子の他の製
造方法を示す工程断面図である。まず、図５（ａ）に示
すように、シリコン基板５１上に埋め込みシリコン酸化
膜５２が形成され、このシリコン酸化膜５２の上には島
状シリコン層５３が形成された SOI基板を用意し、埋め
込みシリコン酸化膜５２にボロンのイオン注入を行うこ
とにより、埋め込み酸化膜５２にボロンを導入する。こ
のとき、埋め込み酸化膜５２の中央付近にボロンの飛程
が到達するように、イオン注入時の加速電圧を調整す
る。また、ドーズ量に関しては、後に形成する所望の P
型不純物領域５６に応じて、以後の熱工程を考慮に入れ
て、適宜、調整する。この後、ゲート酸化膜５４を形成
し、この上にゲート電極５５を形成するここで、 SOI基板としてＳＩＭＯＸ（Separation by IM
planted OXygen）法により形成したものを用いる場合、
上記したボロンのイオン注入の条件は、例えば以下のよ
うにすると良い。即ち、酸素のイオン注入条件を加速電
圧１２０ｋｅｖ、ドーズ量３．９×１０¹⁷cm^-2とした場
合には、加速電圧１５０ｋｅｖ、ドーズ量１．０×１０
¹⁵cm^-2とする。また、燐をイオン注入する場合は、上記
酸素のイオン注入条件の下で加速電圧１２０ｋｅｖ、ド
ーズ量１．０×１０¹⁵cm^-2とする。

【００６１】次に、ゲート電極５５をマスクとしてヒ素
や燐のイオン注入を行うことにより、ｎ型ソース・ドレ
イン領域５７を形成する。さらに、埋め込み酸化膜５２
からのボロンの拡散によりP 型不純物領域５６を形成す
る。このP 型不純物領域５６は、シリコン層５３とシリ
コン酸化膜５２との界面に接して、シリコン層５３に形
成される。

【００６２】（第２の実施形態）第２の実施形態では前
述した第２の発明について述べる。図６は、本発明に係
る薄膜 SOI構造の MOSFET の他の構造を示す断面図であ
る。図６に示すように、シリコン基板６１上に埋め込み
シリコン酸化膜６２が形成され、このシリコン酸化膜６
２の上には島状シリコン層６３が形成されている。シリ
コン酸化膜６２の内部には負の固定電荷を有する固定電
荷領域６６が形成されている。逆にP 型 MOSFET の場合
は、正の固定電荷を有する固定電荷領域を形成すれば良
い。

【００６３】なお、図６において６４はゲート酸化膜、
６５はゲート電極、６７はソース・ドレイン領域であ
る。負の固定電荷を有する固定電荷領域６６の固定電荷
量を調節することにより、適正なしきい値設定が可能
な、N 型 MOSFET が実現できる。即ち、本実施形態によ
れば、埋め込み酸化膜６２に負の固定電荷が導入されて
おり、この負の固定電荷は、チャネル領域の基準電位を
引き上げる方向に作用するので、結果的にしきい値は上
昇する。つまり、導入する固定電荷量を調整することに
より、所望のしきい値が達成できる。この場合、チャネ
ル表面は低濃度のままであるため、高いモビリティが保
持され、超高速デバイスが実現できる。

【００６４】図７は、図６に示す薄膜 SOI素子の製造方
法を示す工程断面図である。図７と同一の部分には同一
の符号を付して示す。まず、図７（ａ）に示すように、
シリコン基板６１上に埋め込みシリコン酸化膜６２が形
成され、このシリコン酸化膜６２の上に島状シリコン層
６３が形成されたSOI 基板を用いる。シリコン酸化膜６
２の中には負の固定電荷を有する固定電荷領域６６を形
成する。この形成方法としては、例えば以下の方法を用
いる。

【００６５】即ち、シリコン基板６１上にシリコン酸化
膜６２を形成し、このシリコン酸化膜６２をプラズマ中
に浸す。プラズマ中に浸されることにより、プラズマと
基板との間に電界が印加され、チャージ・アップ効果に
よって、シリコン酸化膜６２にも電界が印加され、結果
的に固定電荷が発生する。発生量は、プラズマのエネル
ギーや印加する電界によって、適宜、調整することが可
能である。例えば、プラズマガスとしてＡｒガスを用
い、マグネトロン放電を利用した場合には、ガス流量３
０ｓｃｃｍ、圧力１０ｍＴｏｒｒ、磁界１２０Ｇａｕｓ
ｓ、ＲＦパワー３Ｗ／ｃｍ² とする。

【００６６】この後、ゲート絶縁膜６４を形成し、ゲー
ト電極となる導電膜を形成し、これをゲート電極形状に
加工してゲート電極６５を形成する。この時の断面形状
を表わす図が図７（ａ）である。さらに、図７（ｂ）に
示すようにソース・ドレイン領域を形成する。

【００６７】（第３の実施形態）第３の実施形態では前
述した第３の発明について述べる。まず、本実施形態を
述べる前に、薄膜SOI トランジスタの問題点を再度述べ
ておく。

【００６８】薄膜SOI トランジスタ、特にSOI 層が完全
に空乏化した完全空乏化SOI MOSFETでは、SOI 層のチャ
ネル領域の不純物濃度を変えてVth を所望の値に設定す
ることが難しく、これが回路設計上の問題となる。Vth
の解析式は、次式で与えられる。

【００６９】Vth = VFB + 2 φB + QB/Cox…（１）ここで、VFB はフラットバンド電圧、φB はフェルミ電
位、QBは表面電位、φs は2 φB となるときの空乏層内
の電荷量、Cox はゲート絶縁膜の容量である。

【００７０】通常の半導体基板バルクに形成されるMOSF
ETでは、チャネル領域の不純物濃度を変えてQBを制御し
Vth を所望の値に設定できる。しかし、完全空乏化SOI
MOSFETではSOI 層が薄いためにQBの制御が困難になる。
完全空乏化SOI MOSFETのQBの解析式は、次式で与えられ
る。

【００７１】QB = q ×NSOI×TSOI…（２）ここで、 qは素電荷量、NSOIはSOI 層のチャネル領域の
不純物濃度、TSOIはSOI 層の厚さである。つまり、完全
空乏化SOI MOSFETではSOI 層が薄くTSOIが小さいため
に、チャネル領域の不純物濃度NSOIを変えることにより
QBを所望の値に制御することが難しい。このため、SOI
層のチャネル領域の不純物濃度NSOIを変えてVth を所望
の値に設定することが困難になる。

【００７２】しかし、LSI の回路設計においてはVth の
異なるMOSFETを必要とする場合がある。例えば、ダイナ
ミックRAM のメモリセル部ではリーク電流を小さくする
ためにＶ_thの高いMOSFETが必要であり、一方メモリ動作
を制御する周辺回路部では高速動作のためにＶ_thの低い
MOSFETが必要となる。つまり、特に完全空乏化SOI MOSF
ETでは、SOI 層のチャネル領域の不純物濃度NSOIを変え
てVth を所望の値に設定することが難しく、これが回路
設計上の問題となっている。

【００７３】本実施形態の発明によれば、ｐ型シリコン
からなるゲート電極を備えたｎ型チャネルのＭＩＳ型電
界効果トランジスタを複数個含み、これらの複数個のＭ
ＩＳ型電界効果トランジスタのうち少なくとも１つのＭ
ＩＳ型電界効果トランジスタのゲート電極にはＧｅまた
はＳｎが含まれ、かつその他の前記複数個のＭＩＳ型電
界効果トランジスタのゲート電極にはＧｅまたはＳｎが
含まれないので、ゲート電極にＧｅまたはＳｎが含まれ
るｎ型チャネルのＭＩＳ型電界効果トランジスタは、含
まれないものと比べて、しきい値（Ｖ_th）を低くするこ
とができ、これによりＶ_thの異なる複数個のＭＩＳ型電
界効果トランジスタを形成することができる。

【００７４】例えば、ｐ型多結晶シリコン・ゲートへＧ
ｅを導入することにより、図９のバンド図に実線で示す
ように、Ｇｅを導入していない場合（破線）に比べてバ
ンドギャップが0.3 eV狭まる。これにより、ｐ型多結晶
シリコン・ゲートの仕事関数が変わり、（１）に示した
Vth の式で、フラットバンド電圧VFB が変わる。従っ
て、ｐ型多結晶シリコン・ゲートへのＧｅ導入の有無に
より、Vth が0.3 V 異なる完全空乏化SOI MOSFETを実現
することができる。

【００７５】以上のように、SOI MOSFET、特に完全空乏
化型SOI MOSFETでは、SOI 層のチャネル領域の不純物濃
度を変えてＶ_thを所望の値に設定することが困難である
という問題があったが、ｐ型シリコン・ゲートへのＧｅ
またはＳｎ導入の有無により、Ｖ_thを制御することが可
能となり、SOI MOSFET（特に完全空乏化型SOI MOSFET）
の回路設計上の問題を克服することができる。

【００７６】本実施形態の発明は、特にダイナミックRA
M を有する半導体集積回路に有効である。例えば、ダイ
ナミックRAM のメモリセル部では、リーク電流を小さく
するためにＶ_thの高いMOSFETが必要であり、Ｇｅまたは
Ｓｎを導入していないｐ型シリコンをゲートとして用い
る。一方、メモリ動作を制御する周辺回路部では、高速
動作のためにＶ_thの低いMOSFETが必要であり、Ｇｅまた
はＳｎを導入したｐ型シリコンをゲートとして用いる。

【００７７】図８は、本実施形態に係る本発明のSOI MO
SFETの構造を示す断面図である。ｎチャネルSOI MOSFET
のゲートとして、Ｇｅを導入していないｐ型多結晶シリ
コン・ゲート８８と、Ｇｅを導入したｐ型多結晶シリコ
ン・ゲート８９が形成されている。Ｇｅを導入していな
いゲート８８を有するSOI MOSFETのVth は、Ｇｅを導入
したゲート８９を有するSOI MOSFETのVth に比べて、Vt
h を0.3 V 高くすることができる。従って、ｐ型多結晶
シリコン・ゲートへのＧｅ導入の有無により、Vth が0.
3 V 異なる完全空乏化SOI MOSFETを実現することが可能
となり、SOI MOSFET（特に完全空乏化型SOI MOSFET）の
回路設計上の問題を克服することができる。なお、Ｇｅ
の代わりにＳｎを用いてもかかる効果を得ることが可能
である。

【００７８】図１１は、図８に示す薄膜 SOI素子の製造
方法を示す工程断面図である。図８と同一の部分には同
一の符号を付して示す。まず、ｐ型（１００）シリコン
基板８１に周知のSIMOX 技術で厚さ100nm の埋め込み酸
化膜８２を形成する。このとき、表面には単結晶シリコ
ン膜（以下SOI膜と呼ぶ。）が形成される。次に、熱酸
化とＮＨ₄ Ｆを用いたウェットエッチングにより、SOI
膜を50nmまで薄くする。この後、周知の選択酸化技術に
より、素子分離用の酸化膜８３を形成し、隣接する素子
間を電気的に分離する。

【００７９】次に、ｎチャネル型MOSFETの形成領域には
ＢＦ₂ イオンを加速電圧20 keV 、ドーズ量5x10¹¹cm^-2
でイオン注入することにより、ｐ型SOI 層８４、８５を
形成する。一方、ｐチャネルMOSFETの形成領域にはＡｓ
を加速電圧40 keV 、ドーズ量5x10¹¹cm^-2でイオン注入
することにより、n 型SOI 層８６を形成する。

【００８０】その後、ゲート酸化膜８７を７ nm の厚さ
で形成し、燐（Ｐ）をドープした多結晶シリコン８８を
0.3 μm の厚さで堆積した後、図１１（ａ）に示すよう
に、レジスト膜１０１をマスクにしてＧｅを加速電圧10
0 keV 、ドーズ量3x10¹⁵cm^-2でイオン注入することによ
り、Ｇｅを含む多結晶シリコン層１０２を形成する。こ
こで、Ｇｅの代わりにＳｎをイオン注入することによ
り、Ｓｎを含む多結晶シリコン層を形成しても良い。

【００８１】次に、レジスト膜１０１を除去した後、図
１１（ｂ）に示すようにＣＶＤ酸化膜を例えば0.3 μm
の厚さで堆積した後、周知のパターニング技術により、
Ｇｅを含まない多結晶シリコン８８、Ｇｅを含む多結晶
シリコン層１０２、及び上記ＣＶＤ酸化膜をパターニン
グすることにより、ゲート電極８８、Ｇｅを含むゲート
電極８９、９０、及びこれらゲート電極上にそれぞれ位
置する酸化膜１０３、１０４、１０５を形成する。さら
に、n 型SOI 層（ｐチャネル型MOSFETの形成領域）８６
上にレジスト膜１０６を形成し、Ａｓを加速電圧30ｋｅ
Ｖ、ドーズ量5x10¹⁵cm^-2でイオン注入しｎ型ソース・ド
レイン領域９２、９３を形成する。

【００８２】次に、レジスト膜１０６を除去した後、図
１１（ｃ）に示すように、ｎチャネル型MOSFETの形成領
域をレジスト膜１０７でマスクした後、ＢＦ₂ イオンを
加速電圧30ｋｅＶ、ドーズ量5x10¹⁵cm^-2でイオン注入す
ることにより、ｐ型ソース・ドレイン領域９１を形成
し、850 ℃、30分のアニールを行う。この後、周知の技
術で、層間絶縁膜を形成した後、コンタクトを形成し、
配線の形成を行って素子を作成する。

【００８３】本実施形態では、ｐ型チャネルのＭＩＳ型
電界効果トランジスタのゲート電極９０として、Ｇｅ
（またはＳｎ）を導入したｐ型シリコンを用いているの
で、Ｇｅ（またはＳｎ）を導入しない場合に比べてゲー
トのフェルミレベルがバンドギャップの中央に近づく。
このため、適正なＶ_thを得るためのチャネルへのイオン
注入量を低減できる。また、ｎ型チャネルのＭＩＳ型電
界効果トランジスタのゲートと同一のゲート材料を使
え、従来のｎ型チャネルとｐ型チャネルのＭＩＳ型電界
効果トランジスタでゲートの導電性を変えるデュアル・
ゲート（dual gate）に比べて、製造工程を簡略化でき
る。

【００８４】（第４の実施形態）第４の実施形態におい
ても前述した第３の発明について述べる。図１２は、本
実施形態の薄膜 SOI素子の製造方法を示す工程断面図で
ある。図８と同一の部分には同一の符号を付して示す。

【００８５】図１２に示すように、図１１（ｂ）の第３
の実施形態のｎ型ソース・ドレイン領域９２、９３を形
成するために行うＡｓのイオン注入において、Ｇｅを加
速電圧30 keV 、ドーズ量10¹⁵cm^-2でイオン注入するこ
とにより、Ｇｅを含むｎ型ソース・ドレイン領域１１
１、１１２をそれぞれ形成する。次に、周知の技術で、
ｐ型ソース・ドレイン領域を形成し、層間絶縁膜を形成
した後、コンタクトを形成し、配線の形成を行って素子
を作成する。

【００８６】第２の実施形態による素子は、第１の実施
形態と同様に、ｐ型多結晶シリコン・ゲートへのＧｅ導
入の有無により、Vth が0.3 V 異なる完全空乏化SOI MO
SFETを実現することができ、完全空乏化SOI MOSFETでの
回路設計上の問題を克服することができた。

【００８７】さらに、本実施形態によれば、ソース領域
へＧｅを導入すれば、バンドギャップを狭めることがで
き、これにより、ｎ型チャネルSOI MOSFETでの基板浮遊
効果の主原因となる正孔のチャネル内の蓄積を効果的に
防止できる。即ち、図１０に示すように、ソース領域の
バンドギャップが狭くなると（実線）、チャネルとソー
ス間のエネルギー障壁は減少し、ソース内部へ流れる正
孔電流は、エネルギ−障壁の減少と共に、指数関数的に
増大する。これにより、正孔のチャネル内の蓄積を防止
することができ、Ｇｅをイオン注入しない通常の素子に
対して、オフ領域のドレイン破壊電圧が、例えば１Ｖ以
上も改善する。なお、Ｇｅの代わりにシリコンのバンド
ギャップを狭める原子であるＳｎ（錫）を用いても良
く、上記効用を奏することが可能である。

【００８８】（第５の実施形態）第５の実施形態におい
ても前述した第３の発明について述べる。図１３は、本
実施形態の薄膜 SOI素子の製造方法を示す工程断面図で
ある。図８と同一の部分には同一の符号を付して示す。

【００８９】まず、第３の実施形態の図１１（ａ）と同
様に、Ｇｅを含む多結晶シリコン層１０２を形成し、レ
ジスト膜１０１を除去した後、周知のパターニング技術
により、Ｇｅを含まない多結晶シリコン８８、Ｇｅを含
む多結晶シリコン層１０２をパターニングすることによ
り、ゲート電極８８、Ｇｅを含むゲート電極８９、９０
を形成する。さらに、図１３（ａ）に示すように、n 型
SOI 層（ｐチャネル型MOSFETの形成領域）８６上にレジ
スト膜１０６を形成し、Ｐを加速電圧30ｋｅＶ、ドーズ
量10¹³cm^-2でイオン注入することにより、ｎ型ソース・
ドレイン領域１３１及び低濃度ｎ型ＬＤＤ（lightly do
ped drain ）領域１３２を形成する。

【００９０】次に、図１３（ｂ）に示すように、ＣＶＤ
酸化膜１３３を全面に例えば0.5 μm の厚さで堆積した
後、周知のパターニング技術により、Ｇｅを含まないｐ
型多結晶シリコン・ゲート電極８８を有するｎチャネル
型MOSFETの形成領域とｐチャネル型MOSFETの形成領域を
ＣＶＤ酸化膜１３３で被覆する。さらに、ＣＶＤ窒化膜
を全面に例えば0.5 μm の厚さで堆積した後、異方性エ
ッチングを行い、ｎチャネル型MOSFETのＧｅを含むｐ型
多結晶シリコン・ゲート電極８９をＣＶＤ酸化膜１３４
で被覆する。

【００９１】次に、Ａｓを加速電圧30ｋｅＶ、ドーズ量
5x10¹⁵cm^-2でイオン注入し、さらにＧｅを加速電圧30 k
eV 、ドーズ量10¹⁵cm^-2でイオン注入することにより、
Ｇｅを含むｎ型ソース・ドレイン領域１３５を形成す
る。この後、Ｇｅを含まないｐ型多結晶シリコン・ゲー
ト電極８８を有するｎチャネル型MOSFETの形成領域上と
ｐチャネル型MOSFETの形成領域上のＣＶＤ酸化膜１３３
をエッチング除去する。さらに、周知の技術で、ｐ型ソ
ース・ドレイン領域を形成し、層間絶縁膜を形成した
後、コンタクトを形成し、配線の形成を行って素子を作
成する。

【００９２】本実施形態による素子は、第３の実施形態
と同様に、ｐ型多結晶シリコン・ゲートへのＧｅ導入の
有無により、Vth が0.3 V 異なる完全空乏化SOI MOSFET
を実現することができた。また、第４の実施例と同様
に、Ｇｅを含むｐ型多結晶シリコン・ゲート電極８９を
有するｎチャネル型MOSFETでは、ｎ型ソース・ドレイン
領域にもＧｅを導入したことにより、Ｇｅを導入せずに
ソース領域を形成した素子と比べると、オフ領域のドレ
イン破壊電圧が１Ｖ向上した。さらに、Ｇｅを含まない
ｐ型多結晶シリコン・ゲート電極８８を有するｎチャネ
ル型MOSFETでは、ｎ型ソース・ドレイン領域１３１には
Ｇｅが導入されていないために接合リーク電流を低減す
ることができた。

【００９３】なお、上記第３乃至第５の実施形態では、
イオン注入により多結晶シリコン・ゲートにＧｅを導入
したが、固相拡散によってＧｅを導入してもよい。また
上記第３及び第４の実施形態に示した製造工程では、Ａ
ｓ、Ｇｅ、ＢＦ_２イオンのイオン注入によりｎ型ソース
・ドレイン領域９２、９３、１１１、１１２、及びｐ型
ソース・ドレイン領域９１を形成する際、Ｇｅを含むゲ
ート電極８９、９０、含まないゲート電極８８に上記イ
オンが入らないようにするため、ＣＶＤ酸化膜１０５を
マスク材として用いた。このマスク材として、ＣＶＤ酸
化膜１０５の代わりに金属シリサイド膜を用いても良
い。金属シリサイド膜を用いれば、ゲート抵抗の低減に
もなり、高速な半導体素子を実現できる。

【００９４】（第６の実施形態）第６の実施形態では前
述した第４の発明について述べる。図１４は、本発明に
係るＳＯＩ構造の MOSFET の構造を示す概略図であ
る。図１４（ａ）はその平面図、図１４（ｂ）は図１４
（ａ）のＡ−Ａ´での断面図である。

【００９５】図１４（ｂ）に示すように、シリコン基板
１４１上にシリコン酸化膜１４２が形成され、このシリ
コン酸化膜１４２上には島状の単結晶シリコン領域１４
５が形成されている。また、図１４（ａ）に示すよう
に、ゲート電極の配線領域１４４と素子分離領域１４３
とが重複する領域のうち、斜線で示した領域の SOI層
が、LOCOS 酸化を行う以前に、あらかじめ薄膜化され
る。ここで、薄膜化される領域は島状の単結晶シリコン
領域１４５の外周部全周にわたっても良い。図１４
（ｂ）に示すように、SOI 層を薄膜化した領域では、LO
COS 法により素子分離を形成する際に、素子分離酸化膜
１４３ａが薄くなりその膜厚が概略一定となって、バー
ズ・ビークが抑制されている。このため、その部分にお
いて図２１に示すような寄生トランジスタが発生しにく
くなる。したがって、通常の簡便なLOCOS プロセスのみ
で、優れた subthreshold 特性が実現できることにな
る。なお、その他の素子分離領域では、当然、厚い酸化
膜が得られている。

【００９６】本実施形態の発明は、もちろん、素子分離
領域全体の SOI層を薄膜化した素子にも、適用可能であ
る。これも、subthreshold特性の改善という観点から
は、同様に有効である。ただし、素子分離酸化膜が全体
的に薄くなるため、配線と基板の間の寄生容量が増加し
て、SOI デバイス本来の高速性が十分に発揮されないと
いう懸念がある。このため、図１４に示すように局所的
に薄膜化する方が、高速化という観点からは望ましい。

【００９７】素子分離を形成する前の SOI膜厚を 1100
Ａ（オングストローム。以下同じ。）程度とした場合、
ハンプ特性が見られることがわかり、このため薄膜化す
る SOI層の膜厚は、少なくとも 1000 Ａ以下となること
が望ましい。ただし、LOCOS酸化の条件によっても、こ
の値は上下すると考えられ、場合に応じて、適宜、最適
化してやればよい。

【００９８】図１５は、本発明に係る SOI素子の I-V特
性を示す特性図である。薄膜化したSOI 層の厚さは 500
Ａ程度であり、SOI 層を薄膜化した領域の幅は、0.5 μ
m である。素子分離の作製条件は、図１４の素子と同様
である。薄膜化した SOI層を設けることにより、寄生ト
ランジスタ効果を排除でき、ハンプ特性は見られず、su
bthreshold 特性が飛躍的に改善されているのがわか
る。したがって、本発明により良好なカットオフ特性を
得ることが可能である。なお、SOI 層を薄膜化した領域
の幅は、微細化の観点からも、 0.5μｍ以上にすること
は不要である。

【００９９】図１６は、図１４に示した本発明に係る S
OI構造の MOSFET の製造方法を示す工程断面図である。
図１４と同一部分には同一の符号を付して示す。まず、
図１６（ａ）に示すように、シリコン酸化膜１４２上の
SOI 層（単結晶シリコン膜）１４６の薄膜化したい領域
をパターニングして、SOI 層１４６に段差１４６ａを形
成する。シリコンを削る方法としては、通常の CDE（ケ
ミカル・ドライ・エッチング）やRIE （反応性イオン・
エッチング）による方法の他に、シリコンを酸化して、
その酸化膜を除去する方法などが有効である。

【０１００】この後、図１６（ｂ）に示すように、通常
の MOSプロセスを用いてLOCOS 法を用いて選択酸化を行
い、素子分離領域（素子分離酸化膜）１４３を形成す
る。この時、島状の単結晶シリコン領域１４５に隣接す
る領域には膜厚が概略一定の素子分離酸化膜１４３ａが
形成され、バーズ・ビークが抑制されている。さらに、
ゲート電極の配線領域１４４にゲート電極配線を形成
し、ソース・ドレイン領域（図示せず。）の形成を行
う。

【０１０１】図１７は、図１４に示した本発明に係る S
OI構造の MOSFET の他の製造方法を示す工程断面図であ
る。まず、図１１（ａ）に示すように、シリコン基板１
７１上にシリコン酸化膜１７２が形成され、このシリコ
ン酸化膜１７２上にSOI 層（単結晶シリコン膜）１７６
が形成されたSOI 基板を準備し、SOI 層１７６のうちソ
ース・ドレイン領域及びチャネル形成領域、さらにはそ
の周辺の領域を選択的に薄膜化する。これにより、SOI
層１７６に段差１７６ａが形成される。なお、チャネル
領域、及びそのチャネル幅方向（ソース領域とドレイン
領域とを結ぶ方向と直交する方向）に該チャネル領域と
隣接する領域のみを選択的に薄膜化しても良い。

【０１０２】以後は、図１６に示す工程と同様にして、
図１７（ｂ）に示す断面構造を得ることができる。な
お、この図において、１７５は島状の単結晶シリコン領
域、１７３は素子分離領域（素子分離酸化膜）、１７３
ａは膜厚の概略一定な薄い素子分離酸化膜、１７４はゲ
ート電極の配線領域（ゲート電極配線）である。

【０１０３】上記した製造方法によれば、上記した効果
が得られる他、チャネル領域の SOI層が極めて薄い素子
を作製できる。チャネル領域の SOI層が薄くなると、短
チャネル効果が改善されることが一般的に知られてい
る。したがって、かかる製造方法はSOI 素子の微細化と
いう観点からも非常に有効である。

【０１０４】（第７の実施形態）第７の実施形態では前
述した第５の発明について述べる。図１８は、本発明に
係る SOI構造の MOSFET の構造を示す概略図である。図
１８（ａ）はその平面図、図１８（ｂ）は図１８（ａ）
のＡ−Ａ´での断面図である。

【０１０５】図１８（ｂ）に示すように、シリコン基板
１８１上にシリコン酸化膜（素子分離領域ともなる。）
１８２が形成され、このシリコン酸化膜１８２上には島
状の単結晶シリコン領域１８５が形成されている。また
図１８（ａ）に示すように、島状の単結晶シリコン領域
１８５を取り囲むように斜線で示した領域に、膜厚が概
略一定の薄い側壁酸化膜（素子分離酸化膜）１８１ａが
選択的に形成されている。ここで、この薄い側壁酸化膜
１８１ａは、チャネル幅方向に該チャネル領域に隣接す
る、島状の単結晶シリコン領域１８５の側壁部に選択的
に設けても良い。なお、１８４はゲート電極の配線領域
（ゲート電極配線）である。

【０１０６】図１８に示す構造の SOI MOSFET において
も、第６の実施形態で述べたものと同様に、素子形成領
域と相接する素子分離形成領域の SOI層が、LOCOS 酸化
を行う以前にあらかじめ薄膜化される。このため、酸化
により得られる素子分離酸化膜１８１ａが薄くその膜厚
は概略一定となって、バーズ・ビークが抑制されてい
る。このため、寄生トランジスタが発生しにくく、優れ
た subthreshold 特性が実現できることになる。なお、
その他の素子分離領域の SOI層は、LOCOS 酸化の前に、
あらかじめ、すべて削られる。この構造によれば、図１
４に示す構造の SOI MOSFET と同様の効果が得られる
他、微細加工が比較的簡単であるという長所もある。

【０１０７】図１９は、図１８に示した本発明に係る S
OI構造の MOSFET の製造方法を示す工程断面図である。
図１８と同一部分には同一の符号を付して示す。まず、
図１９（ａ）に示すように、シリコン酸化膜１８２上の
SOI 層（単結晶シリコン膜）１８６の表面を酸化してシ
リコン酸化膜１８７を形成した後、このシリコン酸化膜
１８７上に LPCVD法によりシリコン窒化膜１８８、さら
にこのシリコン窒化膜１８８上に CVD法によりシリコン
酸化膜１８９ａをそれぞれ全面に堆積する。

【０１０８】この後、素子を形成する領域上に図示しな
いレジストパターンを形成して、これをマスクとしてシ
リコン酸化膜１８９ａ、シリコン窒化膜１８８、及びシ
リコン酸化膜１８７を順にパターニングして、素子分離
領域の SOI層１８６を露出せしめ、さらにこの SOI層１
８６を薄膜化する。この結果、SOI 層１８６には段差１
８６ａが形成される。

【０１０９】次に、図１９（ｂ）に示すように、 CVD法
によりシリコン酸化膜１８９ｂを全面に堆積する。そし
て、異方性エッチングにより、シリコン酸化膜１８９ｂ
をシリコン酸化膜１８７、シリコン窒化膜１８８、及び
シリコン酸化膜１８９ａからなる積層膜の側壁部に選択
的に残置する。さらに、シリコン酸化膜１８９ａ及びシ
リコン酸化膜１８９ｂをマスクとして、露出するSOI 層
１８６を除去する。

【０１１０】次に、図１９（ｃ）に示すように、シリコ
ン酸化膜１８９ａ及びシリコン酸化膜１８９ｂを除去し
て、シリコン窒化膜１８８をマスクとしてLOCOS 酸化を
行う。ここで、シリコン酸化膜１８９ｂは所望により残
すことも可能である。この酸化工程により、シリコン酸
化膜１８９ｂの下に存在するSOI 層１８６は選択的に酸
化され、シリコン酸化膜１８１ａが形成される。さら
に、シリコン窒化膜１８８及びシリコン酸化膜１８７を
除去して、ゲート絶縁膜の形成、ゲート電極配線１８４
の形成、及びソース・ドレイン領域の形成を行う。

【０１１１】本実施形態による方法によっても、島状の
単結晶シリコン領域１８５の側壁部にこのシリコン領域
１８５に隣接して、膜厚が概略一定の薄い側壁酸化膜
（素子分離酸化膜）１８１ａが選択的に形成されるの
で、バーズ・ビークが抑制される。

【０１１２】（第８の実施形態）第８の実施形態では前
述した第６の発明について述べる。図２０は、本発明に
係る SOI構造の MOSFET の構造を示す概略図である。図
２０（ａ）はその平面図、図２０（ｂ）は図２０（ａ）
のＡ−Ａ´断面図、図２０（ｃ）は図２０（ａ）のＢ−
Ｂ´断面図である。

【０１１３】図２０（ｂ）及び図２０（ｃ）に示すよう
に、シリコン基板７０１上にシリコン酸化膜（素子分離
領域ともなる。）７０２が形成され、このシリコン酸化
膜７０２上には島状の単結晶シリコン領域７０３が形成
されている。島状の単結晶シリコン領域７０３の間には
シリコン酸化膜７０４が埋め込まれている。また、島状
の単結晶シリコン領域の表面にはソース・ドレイン領域
７０６ａ、７０６ｂが形成されている。

【０１１４】このソース・ドレイン領域７０６ａ、７０
６ｂは、島状の単結晶シリコン領域７０３の外縁部から
隔離して設けられており、この島状の単結晶シリコン領
域７０３の外縁部上、及びソース・ドレイン領域７０６
ａ、７０６ｂの間の領域上には、ゲート絶縁膜７０４´
を介してゲート電極７０５が形成されている。即ち、ゲ
ート電極７０５はソース・ドレイン領域７０６ａ、７０
６ｂをそれぞれ取り囲むような形状となっている一方、
ソース・ドレイン領域７０６ａ、７０６ｂの間に形成さ
れるチャネル領域は島状の単結晶シリコン領域７０３の
外縁部から隔離して設けられている。さらに、これらの
上には層間絶縁膜としてシリコン酸化膜７０７が形成さ
れており、このシリコン酸化膜７０７にはソース・ドレ
イン領域７０６ａ、７０６ｂを開口するコンタクトホー
ルが形成されており、その内部に埋め込み電極７０８が
形成されている。

【０１１５】本実施形態による発明によれば、シリコン
酸化膜（素子分離領域ともなる。）７０２上の島状の単
結晶シリコン領域７０３に、チャネル領域が、該シリコ
ン領域７０３の外縁部から隔離して形成されるので、寄
生トランジスタの生じやすい上記外縁部を避けて前記チ
ャネル領域が形成されることとなる。したがって、寄生
トランジスタ効果を排除でき、良好なカット・オフ特性
を達成できる。

【０１１６】（第９の実施形態）第９の実施形態では前
述した第７の発明について述べる。本実施形態の SOI構
造の MOSFET 素子は、以下の構成をとっている。即ち、
シリコン基板上にシリコン酸化膜（素子分離領域ともな
る。）が形成され、このシリコン酸化膜上には島状の単
結晶シリコン領域が形成されている。島状の単結晶シリ
コン領域の間にはシリコン酸化膜が埋め込まれている。
また、島状の単結晶シリコン領域の表面にはソース・ド
レイン領域が形成されている。

【０１１７】ソース・ドレイン領域の上にはゲート絶縁
膜を介してドーナツ状にゲート電極が形成されている。
このゲート電極の形状はドーナツ状のように環状に限ら
ず、四角或いは他の多角形の形状であっても良く、要は
その内部と外部とを分けるように閉じた形状であれば良
い。

【０１１８】ソース・ドレイン領域は、上記ゲート電極
の内部と外部とにそれぞれ分離して形成される。即ち、
本実施形態の素子においては、ゲート電極の下のチャネ
ル領域が島状の単結晶シリコン領域の外縁部から隔離し
て設けられている。さらに、これらの上には層間絶縁膜
としてシリコン酸化膜が形成されており、このシリコン
酸化膜にはソース・ドレイン領域を開口するコンタクト
ホールが形成されており、その内部に埋め込み電極が形
成されている。

【０１１９】本実施形態による発明によっても、シリコ
ン酸化膜（素子分離領域ともなる。）上の島状の単結晶
シリコン領域に、チャネル領域が、該シリコン領域の外
縁部から隔離して形成されるので、寄生トランジスタの
生じやすい上記外縁部を避けて前記チャネル領域が形成
されることとなる。したがって、寄生トランジスタ効果
を排除でき、良好なカット・オフ特性を達成できる。

【０１２０】なお、本発明は上述した実施形態の方法に
限定されるものではない。例えば、酸素イオンをシリコ
ン基板にイオン注入するSIMOX 法でSOI 層を形成した
が、シリコン酸化層の上の多結晶シリコン膜をレーザ・
ビーム・アニール技術で単結晶化させSOI 層を形成して
もよい。また、シリコン基板同志をシリコン酸化膜を介
してお互いに貼り合わせることによりSOI 層を形成して
も良い。その他、本発明の要旨を逸脱しない範囲で種々
変形して実施可能である。

【０１２１】

【発明の効果】本発明によれば、しきい値を適正に設定
することが可能であり、かつ高速動作が可能な SOI素子
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る薄膜 SOI素子
の構造を示す断面図。

【図２】図１の薄膜 SOI素子を製造する方法を示す工
程断面図。

【図３】本発明の第１の実施形態に係る他の薄膜 SOI
素子の構造を示す断面図。

【図４】本発明の第１の実施形態に係る薄膜 SOI素子
のシミュレーション結果を示す特性図。

【図５】本発明の第１の実施形態に係る薄膜 SOI素子
の他の製造方法を示す工程断面図。

【図６】本発明の第２の実施形態に係る薄膜 SOI素子
の構造を示す断面図。

【図７】図６の薄膜 SOI素子を製造する方法を示す工
程断面図。

【図８】本発明の第３の実施形態に係る薄膜 SOI素子
の構造を示す断面図。

【図９】Ｇｅを導入した場合（実線）とＧｅを導入し
ない場合（破線）のバンド図。

【図１０】ソースにＧｅを導入した場合（実線）とソ
ースにＧｅを導入しない場合（破線）のチャネル方向の
バンド図。

【図１１】図８の薄膜 SOI素子を製造する方法を示す
工程断面図。

【図１２】本発明の第４の実施形態に係る薄膜 SOI素
子を製造する方法を示す工程断面図。

【図１３】本発明の第５の実施形態に係る薄膜 SOI素
子を製造する方法を示す工程断面図。

【図１４】本発明の第６の実施形態に係る薄膜 SOI素
子の構造を示す平面図及び断面図。

【図１５】本発明の第６の実施形態に係る薄膜 SOI素
子の電気的特性を示す特性図。

【図１６】本発明の第６の実施形態に係る薄膜 SOI素
子の他の製造方法を示す工程断面図。

【図１７】本発明の第６の実施形態に係る薄膜 SOI素
子のさらに他の製造方法を示す工程断面図。

【図１８】本発明の第７の実施形態に係る薄膜 SOI素
子の構造を示す平面図及び断面図。

【図１９】図１８の薄膜 SOI素子を製造する方法を示
す工程断面図。

【図２０】本発明の第７の実施形態に係る薄膜 SOI素
子の構造を示す平面図及び断面図。

【図２１】従来の薄膜 SOI素子の電気的特性を示す特
性図。

【図２２】従来の薄膜 SOI素子の構造を示す断面図。

【符号の説明】

１：シリコン基板２：絶縁層３：半導体層４：ゲート絶縁膜５：ゲート電極６：第２導電型の不純物を含む不純物領域７：ソース・ドレイン領域

Claims

【特許請求の範囲】

【請求項１】絶縁層上に形成された半導体層と、この
半導体層に離間して形成された第１導電型のソース領域
及びドレイン領域と、このソース領域及びドレイン領域
間の前記半導体層の表面に形成されチャネルとなる、第
２導電型の不純物を含む表面領域と、前記ソース領域及
びドレイン領域間でかつ前記表面領域よりも前記絶縁層
側に形成され、前記表面領域よりも高い濃度の第２導電
型の不純物を含む不純物領域と、前記表面領域上に形成
されたゲート絶縁膜と、このゲート絶縁膜上に形成され
たゲート電極とを備えたことを特徴とする半導体装置。
【請求項２】前記不純物領域の不純物濃度は１×１０
¹⁶ｃｍ^-3以上であり、前記表面領域の不純物濃度は１×
１０¹⁶ｃｍ^-3未満であることを特徴とする請求項１記載
の半導体装置。
【請求項３】前記不純物領域の不純物濃度は１×１０
¹⁷ｃｍ^-3以上であり、前記表面領域の不純物濃度は１×
１０¹⁶ｃｍ^-3未満であることを特徴とする請求項１記載
の半導体装置。
【請求項４】前記不純物領域は、前記絶縁層と接する
前記半導体層の部分に形成されたことを特徴とする請求
項１乃至３記載の半導体装置。
【請求項５】前記半導体層の厚みは１０ｎｍよりも厚
く、かつ前記不純物領域は前記半導体層の表面から１０
ｎｍ以上の深さに形成されたことを特徴とする請求項１
乃至４記載の半導体装置。
【請求項６】絶縁層上に半導体層が形成された基板に
対して、前記半導体層表面にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上にゲート電極パターンを形成
する工程と、前記ゲート電極パターンをマスクとして前
記半導体層に対してほぼ垂直に第１導電型不純物をイオ
ン注入して、前記半導体層にソース・ドレインとなる第
１不純物領域を形成する工程と、前記ゲート電極パター
ンをマスクとして前記半導体層に対して斜めに第２導電
型不純物をイオン注入して、前記ソース・ドレインとな
る第１不純物領域間の前記半導体層表面から所定の深さ
の領域に、前記半導体層表面よりも第２導電型不純物の
濃度が高い第２不純物領域を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。
【請求項７】前記半導体層に対して斜めに第２導電型
不純物をイオン注入する工程は、前記ゲート電極パター
ンの側壁に選択的に側壁絶縁膜を形成し、この側壁絶縁
膜をもマスクとしてイオン注入を行う工程であることを
特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】絶縁層上に半導体層が形成された基板に
対して、前記絶縁層に第１導電型不純物を含有せしめる
工程と、前記半導体層表面にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上にゲート電極パターンを形成
する工程と、前記ゲート電極パターンをマスクとして前
記半導体層に対して第２導電型不純物をイオン注入し
て、前記半導体層にソース・ドレインとなる第２導電型
不純物含有領域を形成する工程と、熱処理により前記絶
縁層に含有される第１導電型不純物を前記半導体層中に
拡散せしめて、前記ソース・ドレインとなる第２導電型
不純物含有領域間の前記半導体層表面から所定の深さの
領域に、前記半導体層表面よりも第１導電型不純物の濃
度が高い第１導電型不純物含有領域を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
【請求項９】絶縁層上に形成された半導体層と、この
半導体層に離間して形成された第１導電型のソース領域
及びドレイン領域と、このソース領域及びドレイン領域
間の前記半導体層の表面に形成されチャネルとなる、第
２導電型の不純物を含む表面領域と、この表面領域上に
形成されたゲート絶縁膜と、このゲート絶縁膜上に形成
されたゲート電極とを備え、前記表面領域の下の前記絶
縁層中に固定電荷領域が形成されてなることを特徴とす
る半導体装置。
【請求項１０】絶縁層上に複数の島状のシリコン層が
素子領域として形成され、この素子領域は、ｐ型シリコ
ンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型
電界効果トランジスタを複数個含み、これらの複数個の
ＭＩＳ型電界効果トランジスタのうち少なくとも１つの
ＭＩＳ型電界効果トランジスタのゲート電極にはＧｅま
たはＳｎが含まれ、かつその他の前記複数個のＭＩＳ型
電界効果トランジスタのゲート電極にはＧｅまたはＳｎ
が含まれないことを特徴とする半導体装置。
【請求項１１】絶縁層上に複数の島状のシリコン層が
素子領域として形成され、この素子領域は、複数の記憶
素子が形成された記憶素子領域及び該記憶素子の動作を
制御する回路が形成された回路領域を有するとともに、
前記記憶素子領域及び前記回路領域は、それぞれｐ型シ
リコンからなるゲート電極を備えたｎ型チャネルのＭＩ
Ｓ型電界効果トランジスタを含み、前記回路領域に含ま
れたＭＩＳ型電界効果トランジスタのゲート電極にはＧ
ｅまたはＳｎが含まれ、かつ前記記憶素子領域に含まれ
たＭＩＳ型電界効果トランジスタのゲート電極にはＧｅ
またはＳｎが含まれないことを特徴とする半導体装置。
【請求項１２】前記ＭＩＳ型電界効果トランジスタの
ゲート電極に含まれたＧｅまたはＳｎの濃度は１×１０
²⁰ｃｍ^-3以上であることを特徴とする請求項１０又は１
１記載の半導体装置。
【請求項１３】前記シリコン層には、ｐ型シリコンか
らなるゲート電極を備えたｐ型チャネルのＭＩＳ型電界
効果トランジスタがさらに含まれ、該ＭＩＳ型電界効果
トランジスタのゲート電極にはＧｅまたはＳｎが含まれ
ることを特徴とする請求項１０又は１１記載の半導体装
置。
【請求項１４】前記回路領域にはｐ型シリコンからな
るゲート電極を備えたｐ型チャネルのＭＩＳ型電界効果
トランジスタが含まれ、該ＭＩＳ型電界効果トランジス
タのゲート電極にはＧｅまたはＳｎが含まれることを特
徴とする請求項１１記載の半導体装置。
【請求項１５】前記ｐ型チャネルのＭＩＳ型電界効果
トランジスタのゲート電極に含まれたＧｅまたはＳｎの
濃度は１×１０²⁰ｃｍ^-3以上であることを特徴とする請
求項１４記載の半導体装置。
【請求項１６】前記ｎ型チャネルのＭＩＳ型電界効果
トランジスタのソース領域にはＧｅまたはＳｎが含まれ
ていることを特徴とする請求項１０又は１１記載の半導
体装置。
【請求項１７】前記ｎ型チャネルのＭＩＳ型電界効果
トランジスタのソース領域に含まれたＧｅまたはＳｎの
濃度は１×１０²⁰ｃｍ^-3以上であることを特徴とする請
求項１６記載の半導体装置。
【請求項１８】絶縁層上に複数の島状のｐ型シリコン
層が素子領域として形成され、この素子領域は、ｐ型シ
リコンからなるゲート電極を備えたｎ型チャネルのＭＩ
Ｓ型電界効果トランジスタを複数個含む半導体装置の製
造方法であって、前記ｐ型シリコン層上にゲート絶縁膜
を形成する工程と、このゲート絶縁膜上にｐ型シリコン
からなりゲート電極となる導電膜を形成する工程と、こ
の導電膜上に第１のマスクパターンを形成し、この第１
のマスクパターンを用いて前記導電膜に選択的にＧｅま
たはＳｎを導入する工程と、前記第１のマスクパターン
を除去する工程と、前記導電膜上に第２のマスクパター
ンを形成し、この第２のマスクパターンを用いてエッチ
ングにより、ＧｅまたはＳｎを導入した前記導電膜及び
これらを導入しない前記導電膜をそれぞれゲート電極の
形状に加工する工程と、前記第２のマスクパターンを用
いて前記ｐ型シリコン層にｎ型不純物を導入してソース
・ドレイン領域を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。
【請求項１９】絶縁層上に形成されたｐ型シリコン層
に、複数の記憶素子を含む記憶素子領域及び該記憶素子
の動作を制御する回路を含む回路領域を形成する半導体
装置の製造方法であって、前記ｐ型シリコン層上にゲー
ト絶縁膜を形成する工程と、このゲート絶縁膜上にｐ型
シリコンからなりゲート電極となる導電膜を形成する工
程と、この導電膜の前記記憶素子領域となる部分の上に
第１のマスクパターンを形成し、この第１のマスクパタ
ーンを用いて前記導電膜の前記回路領域となる部分に選
択的にＧｅまたはＳｎを導入する工程と、前記第１のマ
スクパターンを除去する工程と、前記導電膜上に第２の
マスクパターンを形成し、この第２のマスクパターンを
用いてエッチングにより前記記憶素子領域及び前記回路
領域の前記導電膜をゲート電極の形状に加工する工程
と、前記第２のマスクパターンを用いて前記記憶素子領
域及び前記回路領域の前記ｐ型シリコン層にｎ型不純物
を導入してソース・ドレイン領域を形成する工程とを備
えたことを特徴とする半導体装置の製造方法。
【請求項２０】前記ＧｅまたはＳｎを導入する工程
は、ＧｅまたはＳｎを前記導電膜中のピーク濃度が１×
１０²⁰ｃｍ^-3以上となるようにイオン注入する工程であ
ることを特徴とする請求項１８又は１９記載の半導体装
置の製造方法。
【請求項２１】絶縁層と、この絶縁層上の素子形成領
域に島状に形成された半導体層と、この半導体層に離間
して形成されたソース領域及びドレイン領域と、このソ
ース領域及びドレイン領域間のチャネルとなる前記半導
体層の表面上に形成されたゲート絶縁膜と、前記絶縁層
上の素子分離領域上に形成され、前記チャネルの幅方向
に該チャネルと隣接する部分を含む前記半導体層の側壁
部の領域において概略一定の膜厚を有し、かつこの概略
一定の膜厚を有する領域の外周の領域において前記膜厚
よりも大きな膜厚を有する素子分離絶縁膜と、前記ゲー
ト絶縁膜上から前記素子分離絶縁膜上にかけて形成され
たゲート電極パターンとを備えたことを特徴とする半導
体装置。
【請求項２２】前記概略一定の膜厚を有する領域は、
前記半導体層の全周囲の側壁部の領域であることを特徴
とする請求項２１記載の半導体装置。
【請求項２３】前記概略一定の膜厚を有する領域は、
前記チャネルの幅方向に位置する前記半導体層の側壁部
の領域に選択的に形成されていることを特徴とする請求
項２１記載の半導体装置。
【請求項２４】前記概略一定の膜厚を有する領域の幅
が０．５μｍ以下であることを特徴とする請求項２１記
載の半導体装置。
【請求項２５】絶縁層と、この絶縁層上の素子形成領
域に島状に形成された半導体層と、この半導体層に離間
して形成されたソース領域及びドレイン領域と、このソ
ース領域及びドレイン領域間のチャネルとなる前記半導
体層の表面上に形成されたゲート絶縁膜と、前記チャネ
ルの幅方向に該チャネルと隣接する部分を含む前記半導
体層の側壁部に形成され、膜厚が概略一定である側壁絶
縁膜と、前記ゲート絶縁膜上から前記絶縁層上の素子分
離領域にかけて形成されたゲート電極パターンとを備え
たことを特徴とする半導体装置。
【請求項２６】前記側壁絶縁膜は、前記半導体層の全
周囲の側壁部に形成されていることを特徴とする請求項
２５記載の半導体装置。
【請求項２７】前記側壁絶縁膜は、前記チャネルの幅
方向に位置する前記半導体層の側壁部に選択的に形成さ
れていることを特徴とする請求項２５記載の半導体装
置。
【請求項２８】前記膜厚が概略一定である側壁絶縁膜
の幅が０．５μｍ以下であることを特徴とする請求項２
５記載の半導体装置。
【請求項２９】絶縁層上の半導体層の素子分離予定領
域を選択的に酸化して素子分離絶縁膜を形成するととも
に、素子形成領域に島状に前記半導体層を残す工程と、
この半導体層の表面上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上から前記素子分離絶縁膜上にか
けてゲート電極パターンを形成する工程と、前記島状に
残した半導体層にソース領域及びドレイン領域を互いに
離間して形成する工程とを備え、前記半導体層の素子分
離予定領域を選択的に酸化する前に、前記ソース領域及
びドレイン領域間のチャネルの幅方向に該チャネルと隣
接する部分を含み、かつ前記島状に残す半導体層の側壁
部となる領域の該半導体層をエッチングすることによ
り、この領域の前記半導体層の膜厚を減少させる工程を
備えたことを特徴とする半導体装置の製造方法。
【請求項３０】前記半導体層の膜厚を減少させる工程
において、前記島状に残す半導体層の全周囲の側壁部と
なる領域の該半導体層を選択的にエッチングすることを
特徴とする請求項２９記載の半導体装置。
【請求項３１】前記半導体層の膜厚を減少させる工程
において、前記ソース領域及びドレイン領域間のチャネ
ルの幅方向に位置し、かつ前記島状に残す半導体層の側
壁部となる領域の該半導体層を選択的にエッチングする
ことを特徴とする請求項２９記載の半導体装置。
【請求項３２】前記半導体層の膜厚を減少させる工程
において、前記島状に残す半導体層、及び前記ソース領
域及びドレイン領域間のチャネルの幅方向に位置し、か
つ前記島状に残す半導体層の側壁部となる領域の該半導
体層を選択的にエッチングすることを特徴とする請求項
２９記載の半導体装置。
【請求項３３】絶縁層上に島状に形成された半導体層
にソース領域及びドレイン領域を形成し、該半導体層上
にゲート電極パターンを形成する半導体装置の製造方法
であって、絶縁層上に形成された半導体層上に島状に選
択的に第１の絶縁パターンを形成する工程と、この第１
の絶縁パターンをマスクとして前記半導体層をエッチン
グすることにより、この半導体層の前記第１の絶縁パタ
ーンで覆われていない部分の膜厚を減少させる工程と、
前記第１の絶縁パターンの側壁に第２の絶縁パターンを
形成する工程と、前記第１及び第２の絶縁パターンをマ
スクとして前記半導体層をエッチングすることにより、
この半導体層の前記第１及び第２の絶縁パターンで覆わ
れていない部分を選択的に除去する工程と、前記第１及
び第２の絶縁パターンをマスクとして前記半導体層を選
択的に酸化することにより、前記ソース領域及びドレイ
ン領域間のチャネルの幅方向に該チャネルと隣接する部
分を含む前記半導体層の側壁部に側壁絶縁膜を形成する
工程と、前記第１の絶縁パターンを除去する工程と、前
記半導体層の表面上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上から前記絶縁層上の素子分離領域に
かけてゲート電極パターンを形成する工程と、前記半導
体層にソース領域及びドレイン領域を互いに離間して形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。
【請求項３４】前記第２の絶縁パターンをさらに除去
し、この後、前記ゲート電極パターンを形成することを
特徴とする請求項３３記載の半導体装置。
【請求項３５】絶縁層と、この絶縁層上の素子形成領
域に島状に形成された半導体層と、この半導体層に互い
に離間して形成され、該半導体層の外縁部より隔離して
形成されたソース領域及びドレイン領域と、前記半導体
層の表面上に形成されたゲート絶縁膜と、前記ソース領
域及びドレイン領域をそれぞれ取り囲むように前記半導
体層上に前記ゲート絶縁膜を介して形成されたゲート電
極パターンとを備えたことを特徴とする半導体装置。
【請求項３６】絶縁層と、この絶縁層上の素子形成領
域に島状に形成された半導体層と、この半導体層の表面
上に形成されたゲート絶縁膜と、前記半導体層上に前記
ゲート絶縁膜を介して環状に形成されたゲート電極パタ
ーンと、このゲート電極パターンの内側及び外側の前記
半導体層の領域にそれぞれ互いに離間して形成されたソ
ース・ドレイン領域とを備えたことを特徴とする半導体
装置。