JPH0685565A - 差動増幅器 - Google Patents

差動増幅器

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JPH0685565A
JPH0685565A JP5108472A JP10847293A JPH0685565A JP H0685565 A JPH0685565 A JP H0685565A JP 5108472 A JP5108472 A JP 5108472A JP 10847293 A JP10847293 A JP 10847293A JP H0685565 A JPH0685565 A JP H0685565A
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voltage
differential
differential amplifier
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JP5108472A
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Roelof F Wassenaar
エフ ワッセナール ルロフ
Johan H Huijsing
ハー フエイシング ヨハン
Remco J Wiegerink
イェー ウーヘリンク レムコ
Ron Hogervorst
ホーヘルフォルスト ロン
John P Tero
ピー テロ ジョン
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
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Abstract

(57)【要約】 【目的】 差動増幅器が電界効果トランジスタの入力を
有するようにした電子回路を提供せんとするものであ
る。 【構成】 差動増幅器は全増幅器電力供給電圧レンジに
亘って信号増幅度を共に呈する一対の差動部分10および
12を具える。各差動部分は通常一対の同一極性の差動結
合された電界効果トランジスタＱ１およびＱ２、Ｑ３お
よびＱ４を具え、これら電界効果トランジスタによって
テイル電流ＩN およびＩP を一対の主電流Ｉ1 およびＩ
2 、Ｉ3 およびＩ4 に分割する。２つの電界効果トラン
ジスタ対は相補型とする。平方根回路24によってテイル
電流を制御してその平方根の和がほぼ一定となるように
する。従って増幅器の相互コンダクタンスはほぼ一定と
なる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は作動第１および第２供給
電圧源間で作動し、その差分が第１供給電圧源まで延在
する第１端部レンジ、第２供給電圧源まで延在する第２
端部レンジ並びにこれら第１および第２端部レンジ間に
延在する中間レンジより成る電力供給レンジを構成し、
その共通モード電圧ＶCMが前記中間レンジおよび第１レ
ンジ間にある際にその差分が入力信号を表わす一対の第
１主電流に第１テイル電流をほぼ分割することにより差
分入力信号を増幅する第１差動手段と、その共通モード
電圧ＶCMが前記中間レンジおよび第２レンジ間にある際
にその差分が入力信号を表わす一対の第２主電流に第２
テイル電流をほぼ分割することにより差分入力信号を増
幅する第２差動手段とを具える差動増幅器に関するもの
である。
【０００２】
【従来の技術】この種差動増幅器は米国特許第4,555,67
3号から既知である。ある種の集積回路は１乃至３ボル
ト程度の極めて低い電力供給電圧で作動させることが必
要である。かかる集積回路が差分入力信号を増幅する増
幅器を含む場合には低い電力供給電圧が入力信号の共通
モード電圧の電圧レンジを著しく抑制するようになる。
この理由で差動増幅器はレール間入力容量を有するよう
に設計される場合がしばしばある。即ち、その共通モー
ド部分が電力供給レンジの全範囲に及ぶ場合には増幅さ
れた出力信号が差分入力電圧を表わすようになる。
【０００３】スレシホルド電圧はトランジスタが導通状
態となる前に問うあっつする必要がある。差動増幅器の
入力段に入力信号を増幅する単一対の入力トランジスタ
のみを用いる場合にはレール間入力容量を達成するのが
極めて困難である。通常、双方のトランジスタがそのス
レシホルド電圧に到達していないために非導通状態にあ
る電力供給レンジの高い部分または低い部分が存在す
る。この問題は、共通モード入力電圧が電力供給レンジ
の任意の点にある際に少なくとも一方が増幅を行うよう
に配列された相補対の入力トランジスタを用いることに
よって回避することができる。
【０００４】差動増幅器の入力段の相互コンダクタンス
は増幅器の全性能能力の重要な目安である。記号
“ＧM ”で表わされる入力段の相互コンダクタンスは基
本的には入力電圧の差動部分の増分変化に対する入力段
の全出力電流の増分変化の割合である。
【０００５】特定の方策を取らない限り、入力トランジ
スタの相補対を用いる入力段の相互コンダクタンスＧM
は、この相補対の双方のトランジスタが導通状態となる
場合よりも相補対の一方のみのトランジスタが導通状態
となる場合に著しく大きくなる。この相互コンダクタン
スＧM が変化すると負帰還の演算増幅器に（又はとし
て）用いられる際の増幅器の周波数補償を最適化するの
が困難となる。入力トランジスタの各対がその間をスイ
ッチオンおよびオフする入力共通モード電圧の値には著
しい歪みが生ずるようになる。これがため、共通モード
電圧が電力供給レンジを横切る際に相互コンダクタンス
ＧM がほぼ一定となるようにすることが著しく望まれる
ようになる。
【０００６】米国特許第4,555,673号には相補対の入力
トランジスタを用いてレール間入力機能を達成する入力
段に対して相互コンダクタンスＧM を制御する電流ステ
アリング技術を使用する差動増幅器の数例が記載されて
いる。これらの例はその１つを除き入力トランジスタが
バイポーラ装置である。このバイポーラトランジスタの
相互コンダクタンスはそのコレクタ電流に比例して変化
する。従って一対のエミッタ結合された同一極性のバイ
ポーラトランジスタはその相互接続エミッタにともに供
給されるテイル（または作動）電流に比例する。バイポ
ーラの例に対し前記米国特許第4,555,673号には、この
減少の利点を用いて共通モード入力電圧が全電力供給レ
ンジに亘り移動する際、２対の入力トランジスタに対す
るテイル電流の和がほぼ一定となるように入力トランジ
スタに、またはこれから供給電流をステアするようにし
ている。従ってこの増幅器の相互コンダクタンスはほぼ
一定となる。
【０００７】前記米国特許第4,555,673号における残り
の例の入力トランジスタはソース結合された絶縁ゲート
電界効果トランジスタである。その相互コンダクタンス
がそのコレクタ電流にほぼ比例するバイポーラトランジ
スタと対比し、絶縁ゲート電界効果トランジスタの個別
の相互コンダクタンスは電界効果トランジスタが強い反
転且つ飽和状態にある際にそのドレイン電流の平方根で
変化する。この相違のため、電界効果トランジスタの例
における入力段に対する相互コンダクタンスＧM は２つ
の相補対の電界効果トランジスタのテイル電流の和がほ
ぼ一定となるように電界効果トランジスタのソースに、
またはこれから電流を単にステアすることによりほぼ一
定に保持することはできない。
【０００８】相互コンダクタンスＧM の制御の困難性は
前記米国特許第4,555,673号の電界効果トランジスタの
例を示す図１の説明により理解することができる。この
差動増幅器の入力段はＮチャネル入力部10およびＰチャ
ネル入力部12を中心とし、これら入力部の双方により個
別の入力電圧ＶI+およびＶI-間の差電圧ＶI を増幅す
る。差動入力電圧ＶI の共通モード部ＶCMは（ＶI+＋Ｖ
I-）／２に等しくなる。
【０００９】図１の差動増幅器は高い供給電圧ＶHHおよ
び低い供給電圧ＶLL間で作動する。電力供給電圧ＶPSの
レンジ--即ち、ＶHH−ＶLL--はここでは３つのサブレン
ジに分割する：即ち、（ａ）高い供給電圧ＶHHから降下
して中間の低い値ＶMHまで延在する高い端部レンジ、
（ｂ）低い供給電圧ＶLLから上昇して中間の高い値ＶML
まで延在する低い端部レンジおよび（ｃ）これら中間の
低い値ＶMHおよび中間の高い値ＶML間に延在する中間レ
ンジに分割する。
【００１０】差動部分10は高い供給電圧ＶHHまでの信号
増幅を行うほぼ同一のＮチャネル絶縁ゲート主電界効果
トランジスタＱ１およびＱ２を含む。電界効果トランジ
スタＱ１およびＱ２のゲート電極には個別の入力電圧Ｖ
I+およびＶI-を供給する。これら電界効果トランジスタ
のソースはノードＮＮで相互接続し、このノードを経て
テイル電流ＩN が流れる。この差動部分10によってテイ
ル電流ＩN を電界効果トランジスタＱ１およびＱ２のド
レインから取出された主電流Ｉ1 およびＩ2 に分割する
ことにより入力電圧ＶI を増幅する。共通モード電圧Ｖ
CMが中間のレンジおよび高い電圧レンジにある際にこれ
ら主電流Ｉ1 およびＩ2 間の差分が入力電圧ＶI を表わ
す。
【００１１】同様に、差動部分12は低い供給電圧ＶLLま
での信号増幅を行うほぼ同一のＰチャネル絶縁ゲート主
電界効果トランジスタＱ３およびＱ４を含む。電界効果
トランジスタＱ３およびＱ４のゲート電極には個別の入
力電圧ＶI+およびＶI-を供給する。これら電界効果トラ
ンジスタのソースはノードＮＰで相互接続し、このノー
ドを経てテイル電流ＩP が流れる。この差動部分12によ
ってテイル電流ＩP を電界効果トランジスタＱ３および
Ｑ４のドレインから取出された主電流Ｉ3 およびＩ4 に
分割することにより増幅を行う。共通モード電圧ＶCMが
中間のレンジおよび低い電圧レンジにある際にこれら主
電流Ｉ3 およびＩ4 間の差分が入力電圧ＶI を表わす。
【００１２】図１に示す入力段の残部は、定電流ＩL を
供給する電流源14と、定電流ＩH を供給する電流源16と
差動部分10および12への供給電流ＩL およびＩH の大き
さを調整する電流ステアリング機構18とである。この電
流ステアリング機構18は図１に示すように接続された絶
縁ゲート電界効果トランジスタＱＮおよびＱＰと電流リ
ザービング回路20および22で構成する。また、入力段に
は加算回路を設け、これにより主電流Ｉ1 およびＩ4 を
合成して１つ以上の出力電流を発生する。この加算回路
は前記米国特許第 4,555,673号には詳細に記載されては
おらず、従ってここでも示さない。
【００１３】図２は図１の差動増幅器が作動する代表的
な手段を理解するための相互コンダクタンスＧM であ
る。この目的のために、電圧ＶPSレンジの中間部分を、
中間の低い値ＶMHおよび低い電圧ＶTH間に延在する高い
遷移領域、中間の高い値ＶMLおよび高い電圧ＶTL間に延
在する低い遷移領域および低い電圧ＶTHおよび高い電圧
ＶTL間に延在する中間部分に細分割する。電圧ＶCMが低
い遷移領域を正の方向に移動するにつれて、電界効果ト
ランジスタＱ１およびＱ２はスイッチオフ状態から完全
にスイッチオン状態になる。同様に電界効果トランジス
タＱ３およびＱ４は電圧ＶCMが高い遷移領域を負の方向
に移動する際にスイッチオフ状態から完全にスイッチオ
ン状態になる。
【００１４】電界効果トランジスタＱ１乃至Ｑ４は電圧
ＶCMが中間レンジの中央部分にある際に全て導通状態と
なる。電流ステアリング回路18は不作動状態にある。テ
イル電流ＩN は電流ＩL に等しく、テイル電流ＩP は電
流ＩH に等しくなる。図２に示すように、相互コンダク
タンスＧM は中間レンジの中央部分の常規値ＧMNで一定
となる。
【００１５】電界効果トランジスタＱ１およびＱ２がタ
ーンオフとなり、供給電流ＩP が電流ＩH よりも大きく
なる低い端部レンジに電圧ＶCMがある際相互コンダクタ
ンスＧM が相互コンダクタンスＧMNにほぼ等しくなるよ
うに電流反転回路20および22の特性を選択することがで
きる。同様に電界効果トランジスタＱ３およびＱ４がタ
ーンオフ状態にあり、電流ＩN が電流ＩL よりも大きい
高い端部レンジを横切る相互コンダクタンスＧMNで相互
コンダクタンスＧM をほぼ固定することができる。図２
はこの例を示す。
【００１６】
【発明が解決しようとする課題】高い遷移領域および低
い遷移領域に対する相互コンダクタンスＧM が電界効果
トランジスタＱ１乃至Ｑ４の各々の個別の相互コンダク
タンスのドレイン電流への平方根依存性のため、相互コ
ンダクタンスＧMNよりも充分大きな値に上昇することは
不所望なことである。特に、代表的には遷移領域の相互
コンダクタンスＧM は相互コンダクタンスＧMNよりも最
大で１５％高い値に到達する。この遷移領域の相互コン
ダクタンスＧM はある演算増幅器の用途では興味のない
ものである。
【００１７】本発明の目的は差動増幅器が電界効果トラ
ンジスタの入力を有するようにした差動増幅器を提供せ
んとするにある。
【００１８】斯様に構成することは特に必要である。従
って電圧ＶCMが全体の電圧ＶPSレンジを横切る際レール
間入力能力およびほぼ一定の相互コンダクタンスＧM の
双方を達成する電界効果トランジスタ入力差動増幅器を
有することは著しく有利である。
【００１９】
【発明が解決しようとする課題】本発明によれば上述し
た目的を満足させることができる。特に本発明は異なる
第１および第２（例えば高いおよび低い）供給電圧源間
で作動し、その差分が第１供給電圧源まで延在する第１
（例えば高い）端部レンジ、第２供給電圧源まで延在す
る第２（例えば低い）端部レンジ並びにこれら第１およ
び第２端部レンジ間に延在する中間レンジより成る電力
供給レンジを構成する差動増幅器である。この差動増幅
器は並列に作動して全電力供給レンジを横切って個別の
信号増幅度を提供する第１および第２差動増幅部分を含
む。ここに２つの信号間の関係の記載に用いられる“個
別の”とは振幅が大きくなり過ぎないかぎり、ほぼ１対
１（代表的には線形）の関係を有することを意味する。
【００２０】第１差動部分によってその共通モード電圧
ＶCMが前記中間レンジおよび第１レンジにある際にその
差分が入力信号を表わす一対の第１主電流に第１テイル
電流をほぼ分割することにより差分入力信号を増幅す
る。また第２差動部分は相補的に作動してその共通モー
ド電圧ＶCMが前記中間レンジおよび第２レンジ間にある
際にその差分が入力信号を表わす一対の第２主電流に第
２テイル電流をほぼ分割することにより差分入力信号を
増幅する。これがため差動増幅器はレール間入力能力を
有する。
【００２１】好適には、第１差動部分は一対の同一極性
の差動結合された第１主電界効果トランジスタを中心に
設け、これらトランジスタにより入力信号に差動的に応
答して第１テイル電流を第１主電流に分割する。同様
に、好適には、第２差動部分は一対の同一極性の差動結
合された第２主電界効果トランジスタを中心に設け、こ
れらトランジスタにより入力信号に差動的に応答して第
２テイル電流を第２主電流に分割する。この第２主電界
効果トランジスタは第１主電界効果トランジスタに対し
相補、即ち、逆極性とする。
【００２２】本発明増幅器には前記テイル電流を制御し
て前記共通モード電圧ＶCMが前記中間レンジ全体を横切
って両端部レンジに移行する際に前記テイル電流の平方
根の和がほぼ一定となるような平方根手段をさらに具え
るのが重要である。この平方根電流制御によって増幅器
の相互コンダクタンスＧM は中間レンジを横切り両端部
レンジまでほぼ一定とする。このテイル電流の平方根の
和の変化は中間レンジ全体に亘り通常10％以下である。
実際上、平方根回路は電圧ＶCMが電力供給レンジのほぼ
全部を横切る際にテイル電流の平方根の和をほぼ一定に
保持する。これがため、相互コンダクタンスＧM は全電
力供給レンジに亘りほぼ一定となる。
【００２３】平方根電流制御のため、本発明の演算領域
は上述した従来の電界効果トランジスタ入力差動増幅器
の演算領域とは幾分相違する。特に、電圧ＶCMが本発明
において中間レンジを１方向に移動する場合には差動部
分の一方はほぼ増幅を行わない状態から完全な増幅状態
となるが、他の増幅器部分は逆となる。従って双方の差
動部分が個別に比較的一定の増幅度を呈する中間レンジ
は存在しない。換言すれば、本発明の全中間レンジは遷
移領域である。これは中間レンジを２つの遷移領域およ
び差動部分の双方が個別に比較的一定の増幅度を呈する
中間部分より成る従来例とは相違する。
【００２４】平方根回路によってその和がほぼ一定に保
持されるゲート−ソース間電圧を有する一対の１次制御
電界効果トランジスタにより平方根電流制御機能を達成
するのが好適である。２つの制御電界効果トランジスタ
のゲート−ソース間電圧は、電界効果トランジスタが強
い反転および飽和状態にある場合にそのドレイン電流に
対しほぼ平方根の関係にある。この平方根回路によって
２つの制御電界効果トランジスタのドレイン電流に対し
大きさがそれぞれほぼ比例し、通常ほぼ等しい値にテイ
ル電流をセットする。これがため、テイル電流の平方根
の和はほぼ一定に保持されるようになる。
【００２５】２つの制御電界効果トランジスタのゲート
−ソース間電圧の和をほぼ一定の値に保持するために、
平方根回路には一対の他の制御電界効果トランジスタを
通常設けるようにする。各他の制御電界効果トランジス
タのゲート−ソース間電圧はそのドレイン電流を強制的
にほぼ一定とすることによりほぼ一定に保持することが
できる。これら４つの制御電界効果トランジスタはその
ゲート電極およびソースを経てループ内でともに結合す
る。このループを中心とするゲート−ソース間電圧の和
をこれにより零に等しくするため、所望の電圧の和の不
変性を達成することができる。
【００２６】電流制御回路を制御電界効果トランジスタ
で形成することのほかに、通常平方根回路には好適な電
圧ＶCMの依存性を有する制御回路を確立するインターフ
ェース回路を設けるようにする。第１差動部分の主電界
効果トランジスタを第１ノードを経て共に結合するとと
もに第２差動部分の主電界効果トランジスタを第２ノー
ドを経て共に結合する事実を考慮して、インターフェー
ス回路の１例は電流通路を電圧ＶCMの変化に応答して第
１ノードに調整するステアリング回路で構成する。従っ
て制御回路によって第１テイル電流の電流決定性を電流
路に供給する。また。制御回路によって第２ノードに第
２テイル電流を供給する。
【００２７】インターフェース回路の他の例は電圧ＶCM
のレンジを表わす調整信号を発生する感知回路で構成す
る。この調整信号に応答して制御回路により電圧ＶCMに
依存する値のテイル電流を２つのノードに供給する。
【００２８】要約すれば、本発明による電界効果トラン
ジスタに基づく差動増幅器によってレール間入力能力お
よび全電力供給レンジに亘るほぼ一定の相互コンダクタ
ンスＧM を達成することができる。この場合信号歪みは
極めて低い。本発明は上述した従来の電界効果トランジ
スタ入力差動増幅器と同一数のトランジスタにより実現
することができるが、代表的には僅かに多くのトランジ
スタを必要とするのみである。それでもトランジスタの
数は比較的僅かである。
【００２９】本発明増幅器は負帰還の演算増幅器に（ま
たはとして）用いるのが特に好適である。ほぼ一定の相
互コンダクタンスＧM によってこの増幅器を比較的容易
に形成し、演算増幅器の周波数補償を最適とすることが
できる。
【００３０】
【実施例】各図において同じ符号は同じ又は極めて類似
する素子を示し、図示のＦＥＴはすべてエンハンスメン
トモード装置であるものとする。
【００３１】本発明では殆どＦＥＴを用いる。しかし、
本発明のある部分ではＦＥＴの代わりにバイポーラトラ
ンジスタを用いることができる。従って、本発明は“CM
OS"および“BICMOS" の双方の集積回路技術で達成する
ことができる。以下の説明において、FET 又はバイポー
ラトランジスタのいずれを以っても構成しうる各トラン
ジスタをジェネラルトランジスタと称する。このような
各ジェネラルトランジスタは第１電流電極(1E)と、第２
電流電極(2E)と、これら電流電極間の電流を制御する制
御電極(CE)とを有する。各ジェネラルトランジスタの電
流電極間で移動する電荷キャリア( 電子又は正孔) は第
１電流電極で発生し、第２電流電極に到達する。制御電
極と第１電流電極との間の電圧が特定のしきい値電圧レ
ベルに達すると、２つの電流電極間の電流の流れが開始
する。制御電極中を流れる電流は（あるものとしても）
電流電極間で流れる電流よりも著しく小さい。
【００３２】ＦＥＴを以ってジェネラルトランジスタを
構成する場合、そのソース、ドレイン及びゲート電極が
それぞれ第１電流電極、第２電流電極及び制御電極であ
る。バイポーラトランジスタを以ってジェネラルトラン
ジスタを構成する場合、エミッタ、コレクタ及びベース
がそれぞれ第１電流電極、第２電流電極及び制御電極で
ある。
【００３３】本発明により構成した差動増幅器を図３に
示す。この差動増幅器は、演算増幅器に適した多段差動
増幅器の入力段としての単一の段の差動増幅器として用
いることができる。図示の差動増幅器はＮチャネル差動
部分１０と、Ｐチャネル差動部分１２と、平方根回路２
４と、加算回路２６とを以って構成され、これらが相俟
って入力電圧ＶI+及びＶI-間の差Ｖ1 を増幅して１つ以
上の増幅した出力信号を生じる。図３は例えば、差動増
幅器が増幅された出力信号として相補的な電流Ｉ0+及び
Ｉ0-を生じるということを示している。
【００３４】この差動増幅器は電源電圧ＶHH及びＶLL間
で動作する。図３の差動増幅器の場合のＶPSレンジは図
１の従来の装置と同様に、ＶMHからＶHHまで高まる高電
圧側レンジと、ＶMLからＶLLまで低くなる低電圧側レン
ジと、ＶMH及びＶML間の比較的小さな中間レンジとより
成っている。
【００３５】差動部分１０はこの場合も、図１と同様に
配置したほぼ同一のＮチャネル絶縁ゲート主ＦＥＴＱ１
及びＱ２を以って構成し、差分入力ＶI に応答してテイ
ル電流ＩN を主電流Ｉ1 及びＩ2 に分割する。電流Ｉ1
及びＩ2 間の差は、共通モード電圧ＶCMが中間電圧レン
ジ及び高電圧レンジにある場合に入力ＶI を表わす。差
動部分１２も同様に、図１のように構成したほぼ同一の
Ｐチャネル絶縁ゲート主ＦＥＴＱ３及びＱ４を以って構
成し、この差動部分が信号ＶI に応答してテイル電流Ｉ
P を主電流Ｉ3 及びＩ4 に分割する。電流Ｉ3 及びＩ4
間の差は、ＶCMが中間電圧レンジ及び低電圧レンジにあ
る場合に入力ＶI を表わす。差動部分１０及び１２は相
俟って中間電圧レンジにまたがる代表的な信号増幅を行
うため、図３の差動増幅器は線間入力容量を有してい
る。
【００３６】平方根回路２４はテイル電流ＩN 及びＩP
を以下のように制御する。すなわち、これら平方根の
和、すなわち、ＩN 1/2 ＋ＩP 1/2 が、ＶCMが正規の動
作中全ＶPSレンジに亘って移動した際にほぼ一定になる
ように制御する。ＶHH及びＶLLの電源ライン間に接続さ
れた平方根回路２４はほぼ同一の同極性の絶縁ゲート一
次制御ＦＥＴＱＤ１及びＱＤ２を含むようにするのが好
ましく、これらＦＥＴを用いて電流ＩN 及びＩP に関す
る平方根加算制御を達成する。このようにするために、
加算回路２６は、ＦＥＴＱＤ１及びＱＤ２の各々が強い
反転及び飽和状態になるとＦＥＴＱＤ１及びＱＤ２の各
々のゲート−ソース間電圧がそのドレイン電流の平方根
に応じて著しく変化するという事実を利用する。平方根
回路２４の特定の構成は後に説明する。
【００３７】同じくＶHH及びＶLLの電源ライン間に接続
される加算回路２６は、主電流Ｉ1〜Ｉ4 を合成して１
つ以上の増幅された出力信号を生じるようにするのが好
ましい。加算回路２６は種々の方法で構成でき、米国特
許第４５５５６７３号には数種類のバイポーラトランジ
スタの構成例が開示されている。
【００３８】図４及び５は、図３の差動部分１０及び１
２が平方根回路２４により与えられる電流制御の下でい
かにして理想的に動作するかを理解する上で有用となる
ものである。予備的事項として、各差動部分１０又は１
２は、ＶCMがＶPSレンジ中のいかなる値にあってもその
テイル電流ＩN 又はＩP が全テイル電流ＩN ＋ＩP の１
％以下である場合に非増幅状態にあるもと考える。この
考慮が基本的に中間電圧レンジの幅を規定する。
【００３９】ＶCMが低電圧レンジにある場合、平方根回
路２４は電流ＩN を零にセットする。ＦＥＴＱ１及びＱ
２はターン・オフする。差動部分１０は不作動となる。
すなわち差動部分１０は信号増幅を行わない。平方根回
路２４は図４に示すように電流ＩP をほぼ一定の最大値
ＩMXにセットする。電流ＩN が零で、電流ＩP がＩMXで
ある為、ＩM 及びＩP の平方根の和はＩMXの平方根に等
しい。ＦＥＴＱ３及びＱ４は完全にターン・オンされ
る。差動部分１２は入力ＶI を完全に増幅する。
【００４０】ＦＥＴＱ３及びＱ４は、ＶCMが低電圧レベ
ルにある場合に強い反転及び飽和状態で動作する。従っ
て、増幅器に対するＧM はほぼ（ＣP ＩP )1/2に等しく
なる。ＣP はＦＥＴＱ３及びＱ４の特性に応じた可調整
定数である。電流ＩP は低電圧レンジに亘ってＩMXに等
しい為、ＧM は低電圧レンジに亘ってほぼ（ＣP ＩMX)
1/2に等しくなる。この一定値を図５にＧMNとして示し
てある。ＶCMがＶMLから中間レンジを通ってＶHHまで移
動すると、平方根回路２４は図４に一般的に示すように
電流ＩN を零からＩMXまで逐次増大させる。ＦＥＴＱ１
及びＱ２は逐次これらの非導通状態から完全導通状態に
なり、これにより差動部分１０を逐次その非増幅状態か
ら完全増幅状態にする。これとは逆に、平方根回路２４
は電流ＩP を逐次ＩMXから零まで減少させる。ＦＥＴＱ
３及びＱ４は逐次これらの完全導通状態から非導通状態
になる。従って、差動部分１２は逐次その完全増幅状態
から非導通状態になる。
【００４１】平方根制御のために、ＶCMが中間電圧レン
ジを通って上昇移動するとＩN 及びＩP の平方根の和は
ＩMXの平方根にほぼ等しくなる。ＦＥＴＱ１及びＱ２は
これらが導通状態になると強い反転及び飽和状態にな
る。ＳＥＴＱ１〜Ｑ４がすべて強い反転及び飽和状態で
動作すると、ＧM はほぼ（ＣN ＩN ）1/2 ＋（Ｃ
P ＩP）1/2 に等しくなる。ＣN はＦＥＴＱ１及びＱ２
の特性に応じた可調整定数である。
【００４２】ＣN 及びＣp の値をいかなる所定の集積回
路に対しても調整しうるという事実を考慮して、ＣN を
Ｃp に等しく設定する。ＩN 1/2 ＋ＩP 1/2 はＩMX 1/2
にほぼ等しい為、ＶCMが中間電圧レンジを通って上昇移
動するとＧM は（Ｃp ＩMX） 1/2 にほぼ等しくなる。
【００４３】ＶCMがＶMHからＶMLへ戻るように降下移動
すると、差動部分１０及び１２の動作は、中間電圧レン
ジを通るＶCMの上昇移動に対する動作とは逆に逐次変化
する。しかし、ＧM は（Ｃp ＩMX）1/2 にほぼ等しいま
まに維持される。従って、Ｇ M は中間電圧レンジ及び低
電圧レンジにおいて同じ一定値ＧMNに理想的に等しくな
る（図５参照）。
【００４４】ＶCMが中間電圧レンジを通る際のこのＶCM
の関数としてのＩN の変化はＶCMが中間電圧レンジを通
る際のこのＶCMの関数としてのＩP の変化の“鏡像”と
なるようにすることができるもこのようにしなくてもよ
い。図４は、ＩN 及びＩP 曲線が中間電圧レンジに亘っ
て鏡像となっていない場合を示す。それにもかかわら
ず、平方根回路２４は依然としてＩN 及びＩP の平方根
の和をＩMXの平方根にほぼ等しくする。平方根回路２４
は、ＶCMが高電圧レンジにある際に電流ＩP を零に保持
する。従って、ＦＥＴＱ３及びＱ４はターン・オフさ
れ、差動部分１２は不作動となる。又、平方根回路２４
は電流ＩN をＩMXに保持する。この場合も、ＩN 及びＩ
Pの平方根の和はＩMXの平方根に等しくなる。この場合
ＦＥＴＱ１及びＱ２は完全にターン・オンされ、差動部
分１０が信号ＶI を完全に増幅する。
【００４５】この場合、ＦＥＴＱ１及びＱ２が強い反転
及び飽和状態となり、ＧM は（ＣNＩN ）1/2 にほぼ等
しくなる。ＣN はＣP に等しく、電流ＩN は高電圧レン
ジに亘ってＩMXに等しい為、ＧM は高電圧レンジに亘っ
てＧMNに維持される（図５参照）。
【００４６】完全な動作の試験から明らかとなったよう
に、電流ＩN 及びＩP に行う平方根制御によりＧM を全
ＶPSレンジに亘って理想的に一定にしうる。実際例で
は、Ｇ M は理想値からわずかにずれるも、このずれは、
平方根回路に対し適切な予防措置を講じた場合代表的に
１１％であった。ＩN 及びＩP の平方根の和の変化はＧ
M の測定変化となり、例えば中間電圧レンジの中央にお
けるＧM 値を参照するとＶPSレンジに亘って10％よりも
低くなる。
【００４７】平方根回路２４の平方根制御機能を得る主
な方法によれば、正常な回路動作中、ＦＥＴＱＤ１及び
ＱＤ２のゲート−ソース電圧がほぼ一定に保持された状
態で、これらＦＥＴＱＤ１及びＱＤ２が強い反転及び飽
和状態で動作するようにこれらＦＥＴを配置する。これ
らの条件の下で、ＦＥＴＱＤ１及びＱＤ２のゲート−ソ
ース電圧の和は、これらのしきい値電圧の和と（Ｋ1 Ｉ
D1）1/2 及び（Ｋ2 Ｉ D2）1/2 の和とを加えた値にほぼ
等しくなる。ここにＫ1 及びＫ2 はＦＥＴＱＤ１及びＱ
Ｄ２の特性にそれぞれ応じた可調整定数である。又、Ｉ
D1及びＩD2はＦＥＴＱＤ１及びＱＤ２のドレイン電流で
ある。
【００４８】ＦＥＴＱＤ１及びＱＤ２のしきい値電圧は
いかなる所定の集積回路に対しても一定の値とする。Ｆ
ＥＴＱＤ１及びＱＤ２は実質的に同じものとする為、Ｋ
1 はＫ2 に等しい。その結果、ドレイン電流ＩD1及びＩ
D2の平方根の和、すなわち ＩD1 1/2 ＋ＩD2 1/2 はほぼ一定である。従って、平方根回路２４が、テイル
電流ＩN 及びＩP をそれぞれＩD1及びＩD2に等しい値に
設定することによりこれらテイル電流ＩN 及びＩ P に対
する平方根加算制御を確立する。
【００４９】ＦＥＴＱＤ１及びＱＤ２は、これらと同じ
極性の他の一対の制御ＦＥＴと一緒に用いるのが好まし
い。これら４つの制御ＦＥＴはこれらのゲート電極及び
ソースを用いてループ状に互いに接続する。ループを成
すこれら４つの制御ＦＥＴのゲート−ソース電圧の和は
零である。
【００５０】前記の他の２つの制御ＦＥＴは必ずしもＦ
ＥＴＱＤ１及びＱＤ２と実質的に同じにする必要はな
い。しかし、これら他の２つの制御ＦＥＴをＦＥＴＱＤ
１及びＱＤ２と実質的に同じにした方が、必要な回路パ
ラメータを決定したり最適にしたりするのが通常容易と
なる。
【００５１】前記の２つの他の制御ＦＥＴは、正常な回
路動作中これらのドレイン電流がほぼ一定となるように
動作する。これらの２つの他の制御ＦＥＴも強い反転及
び飽和状態で動作する。４つの制御ＦＥＴのすべてを同
じものとした好適例では、電流ＩD1及びＩD2の平方根の
和は２つの他の制御ＦＥＴに対するドレイン電流の平方
根の和に等しく、従ってほぼ一定となる。これにより、
平方根回路２４に対し必要とする内部加算の一定性が得
られる。
【００５２】図６は、４つの制御ＦＥＴをこれらのゲー
ト電極及びソースを用いてループ状に互いに接続する一
方法を示す。特に、図６の回路部分は４つの実質的に同
一のＰチャネル絶縁ゲートＦＥＴＱＰ１，ＱＰ２．ＱＰ
３及びＱＰ４より成る。ＦＥＴＱＰ１及びＱＰ３のゲー
ト電極は互いに接続されている。これらのソースはＦＥ
ＴＱＰ２及びＱＰ４のゲート電極にそれぞれ接続され、
ＦＥＴＱＰ２及びＱＰ４のソースは互いに接続されてい
る。図３の制御ＦＥＴＱＤ１及びＱＤ２に対応するＦＥ
ＴＱＰ１及びＱＰ２はドレイン電流ＩD1及びＩD2をそれ
ぞれ流す。常時オン状態のＦＥＴＱＰ３及びＱＰ４は前
記の２つの他の制御ＦＥＴに対応し、ドレイン電流ＩD3
及びＩD4をそれぞれ流す。
【００５３】図７は、正常な回路動作中ドレイン電流Ｉ
D3及びＩD4を一定値に保持するために図６の回路部分を
いかに変更しうるかを示す。図７に示すように、ＦＥＴ
ＱＰ３及びＱＰ４のドレインはこれらのゲート電極にそ
れぞれ接続されている。ＶLL電源ラインとＦＥＴＱＰ３
のドレインとの間には定電流ＩL1を生じる電流源２８が
接続されている。これにより電流ＩD3及びＩD4の双方が
ＩL1に固定される。ＦＥＴＱＰ１及びＱＰ２が完全な反
転及び飽和状態にあると、ＩD1 1/2 ＋ＩD2 1/2は２ＩL1
1/2,、従って（４ＩL1)1/2に等しくなる。
【００５４】ＦＥＴＱＰ１のソースとＦＥＴＱＰ２のゲ
ート電極との間の相互接続点であるノードＮＡと、ＶHH
電源ラインとの間には、定電流ＩH1を生じる電流源３０
が接続されている。ＩH1−ＩD1に等しいステアリング電
流ＩA を流す電流タップをノードＮＡから取出す。この
タップは電流ＩD1を変化させる。ＦＥＴＱＰ２及びＱＰ
４の相互接続ソースはＶHH電源ラインに接続され、これ
らＦＥＴＱＰ２及びＱＰ４に高電圧電流が供給される。
この接続によっても電流ＩD2を変化させる。ＦＥＴＱＰ
１及びＱＰ２が強い反転及び飽和状態にあると、ＩD1
1/2 ＋ＩD2 1/2 は（４ＩL1)1/2に等しくなる為、電流Ｉ
D1及びＩD2の各々は零から４ＩL1まで理想的に変化す
る。
【００５５】図８は図３の差動増幅器の入力区分の好適
実施例を示し、この場合図７の回路部分が平方根回路２
４の一部分を構成する。特に、図７の回路部分は図８の
電流制御回路３２を構成する。電流ＩD2は図８のテイル
電流ＩP と同じようにして与えられる。電源電流ＩL1は
基準値ＩR にセットされる。電源電流ＩH1は４ＩR にセ
ットされる。
【００５６】図８の平方根回路２４は、ジェネラルステ
アリングトランジスタＱ５と定電流ＩL2を生じる電流源
３６とより成るステアリング回路３４をも含んでいる。
電流源３６はノードＮＮとＶLL電源ラインとの間に接続
されている。電源電流ＩH1と同様に、電源電流ＩL2を４
ＩR にセットする。
【００５７】ステアリングトランジスタＱ５はＮチャネ
ルＦＥＴとして又はＮＰＮトランジスタとして構成しう
る。その第１及び第２電流電極１Ｅ及び２ＥはノードＮ
Ｎ及びＮＡにそれぞれ接続され、ノードＮＡからノード
ＮＮへの電流通路を設定する。ステアリングトランジス
タＱ５の制御電極には一定の基準電圧ＶBlが与えられ
る。中間電圧レンジの中心を設定する基準電圧ＶBlはト
ランジスタＱ５のしきい値電圧に適合させ、ノードＮＮ
における最小電圧が、電流源３６を常にオン状態に且つ
適切に機能するように保つのに必要な最小値よりもわず
かに高く維持されるようにするのが好ましい。
【００５８】平方根回路２４は図８では以下のように理
想的に機能する。電源電流ＩH1及びＩL2は双方共同じレ
ベル（４ＩR ) にセットされる為、テイル電流ＩN はＩ
D1にほぼ等しくなる。上述したように、トランジスタＱ
Ｐ１及びＱＰ２が強い反転及び飽和状態にある場合に、
ＩD1 1/2 ＋ＩD2 1/2 は（４ＩL1)1/2に等しくなる。電源
電流ＩL1はＩR に等しい為、ＩN 1/2 ＋ＩP 1/2 は理想
的には（４ＩR )1/2にほぼ等しくされ、回路３４におけ
るトランジスタＱ５を流れるステアリング電流ＩA はＩ
H1−ＩD1に等しい為、この電流ＩA は４ＩR にほぼ等し
くなる。電流Ｉ A は、テイル電流ＩN にほぼ等しくない
場合ＩN を決定する。又、電流ＩA は零から４ＩR まで
変化しうる。
【００５９】トランジスタＱ５はＶCMの変化に応答して
ＦＥＴＱ１及びＱ２と異なるように動作する。ＶCMは物
理的には増幅器中のいかなる実際の点にも存在しないこ
とに注意すべきである。しかし、ＶCMの変化は、トラン
ジスタＱ５の導通レベルの変化に関する限りノードＮＮ
における電圧により明らかとなる。
【００６０】ステアリング電流ＩA はＶCMに応じて変化
し、電流制御回路３２の作用に直接依存しない。従っ
て、テイル電流ＩN は回路３２の検出に直接依存しな
い。ＶCMの変化により電流ＩN を変化せしめる場合に
は、回路３２によりＦＥＴＱＰ２の導通レベルを調整
し、ＩN 1/2 ＋ＩP 1/2 がほぼ（４ＩR )1/2にほぼ等し
くなるようにする。実際、トランジスタＱ５は電流ＩN
の変化を検出する素子とみなすことができる。この場
合、回路３２は、ＩP 1/2 がほぼ（４ＩR )1/2−ＩN
1/2に等しくなるようにテイル電流ＩP を調整する減算
回路を構成する。
【００６１】ＶCMが低電圧レンジにある場合、トランジ
スタＱ５は高導通状態となり、電流ＩA をその最大レベ
ルで流す。すなわち、電流ＩA は４ＩR に等しくなる。
電流ＩN は零である。ノードＮＡにおける電圧はＦＥＴ
ＱＰ１がオフ状態となる程度に充分低くなる。従って、
電流ＩD1も零である。ＦＥＴＱＰ２は高導通状態とな
る。回路３２は理想的にはＩP 1/2 を（４ＩR )1/2−Ｉ
N 1/2 に等しくなるようにする為、電流ＩP は理想的に
は４ＩR に等しい値で供給される。
【００６２】ＶCMがＶMLから中間電圧レンジを経てＶMH
まで上昇移動するとトランジスタＱ５がノードＮＡから
ノードＮＮまでの電流路を逐次遮断する。特にトランジ
スタＱ５は逐次完全な導通状態からほぼ非導通状態に進
む。電流ＩA は逐次４ＩR から零まで降下する。これに
より電流ＩN を零から４ＩR まで逐次増大させる。
【００６３】ノードＮＡにおける電圧は、トランジスタ
Ｑ５がターン・オフされる際逐次高レベルに上昇する。
従って、ＦＥＴＱＰ１がターン・オンし、逐次高導通状
態に進む。電流ＩN が４ＩR まで高まったのに続いて電
流ＩD1が流れる。ＦＥＴＱＰ２は逐次その高導通状態か
ら非導通状態に進む。従って、電流ＩP は逐次４ＩRか
ら零に降下する。この降下中、平方根制御によりＩP
1/2 を実際に（４ＩR )1 /2−ＩN 1/2 に等しくする。
【００６４】ＶCMが高電圧レンジにあると、トランジス
タＱ５は非導通となる。ＦＥＴＱＰ１及びＱＰ２や、電
流ＩA ，ＩD1 ，ＩP 及びＩN は、ＶCMが低電圧レンジ
にある場合に呈する状態又は値と逆の状態又は値とな
る。
【００６５】ＦＥＴＱＰ１及びＱＰ２は、電流ＩD1及び
ＩD2（ＩP ）が充分に大きい場合のみ強い反転及び飽和
状態となる。正常な回路動作中、これら電流の一方又は
他方が時によってあまりにも小さくなりすぎ、強い反転
及び飽和状態を維持しえなくなる。この場合、理想的な
平方根動作のずれが生じる。電流ＩD2（ＩP ) があまり
にも小さくなりすぎた場合、図８の増幅器では、このよ
うなずれは、電流制御の減算曲率の為に特に問題となら
ない。しかし、電流ＩD1があまりにも小さくなりすぎた
場合には、ノードＮＡにおける電圧があまりにも低く降
下し、ＦＥＴＱＰ２をあまりにも高い導通状態にしてし
まう。その結果、電流ＩD2が４ＩR よりも可成り大きな
レベルまで上昇する。
【００６６】図９は図８における差動増幅器の入力区分
の変形例を示す。この変形例によれば上述した欠点を可
成り解決する。図９における平方根回路２４は電流制御
回路３８とステアリグ回路４０とを以って構成する。
【００６７】電流制御回路３８はＦＥＴＱＰ１〜ＱＰ４
と電流源２８及び３０とを有し、ＦＥＴＱＰ２のドレイ
ンがノードＮＰに接続されていないという点を除いてこ
れら素子はすべて図８と同じに配置されている。その代
わり、ノードＮＰはジェネラル電流制限トランジスタＱ
６の第１電流電極１Ｅに接続され、このトランジスタＱ
６の制御電極ＣＥ及び第２電流電極２ＥがノードＮＰを
経てＦＥＴＱＰ２のドレインに接続されている。Ｐチャ
ネルＦＥＴ又はＰＮＰトランジスタとして構成しうるこ
のトランジスタＱ６は調整電流ＩB を流す。ＶHH電源ラ
インとノードＮＰとの間には、定電流ＩH2を供給する電
流源４２が接続されている。同様にノードＮＢとＶLL電
源ラインとの間には、定電流ＩL3を供給する電流源４４
が接続されている。
【００６８】電源電流ＩH2及びＩL3は双方共４ＩR にセ
ットする。その結果、電流ＩP と電流ＩD2とは別々の電
流であるがこれら電流は大きさにおいて互いにほぼ等し
くなる。
【００６９】トランジスタＱ６はダイオードとして機能
し、電流ＩD2のいかなる部分も実際にノードＮＰに流れ
ないようにする。ＦＥＴＱＰ２が低導通レベルにある
と、トランジスタＱ６は高導通状態となり、その逆も又
そうである。トランジスタＱ６と電流源４２及び４４と
の組合せにより電流ＩP を４ＩR の最大値に制限し、電
流制御を理想的な平方根動作に著しく近づける。基準値
ＩR は、ＦＥＴＱＰ１〜ＱＰ４が正常な動作中常に強い
反転及び飽和状態にあるようにするのに充分に大きい。
【００７０】図９のステアリング回路４０はトランジス
タＱ５及び電流源３６を含んでおり、これらの双方共、
ジェネラルバイアストランジスタＱ７が電流源３０及び
ノードＮＡ間に位置しているという点を除いて図８と同
じに配置されている。トランジスタＱ７はＰチャネルＦ
ＥＴ又はＰＮＰトランジスタとして構成しうる。その第
１及び第２電流電極は電流源３０及びノードＮＡにそれ
ぞれ接続されている。トランジスタＱ７の制御電極には
定基準電圧ＶB2が与えられる。
【００７１】トランジスタＱ７はＧM に影響を及ぼさな
い。その代わり、トランジスタＱ７はトランジスタＱ５
の第２電流電極が到達しうる電圧レベルを上昇させる。
これによりトランジスタＱ５が所望通りに機能するよう
にする。
【００７２】図９の差動増幅器を“ＣＭＯＳ”で構成す
る場合には、トランジスタＱ５〜Ｑ７を上述した極性の
絶縁ゲートＦＥＴを以って構成する。電流源２８，３６
及び４４の各々は１つ以上のＮチャネル絶縁ゲートＦＥ
Ｔを以って構成する。電流源３０及び４２の各々は１つ
以上のＰチャネル絶縁ゲートＦＥＴを以って構成する。
電流ＩR は５μＡとするのが好ましい。ＶML及びＶMHは
それぞれ 1.2及び1.8ボルトとする。ＶB1はＶLLに対し
て 1.5ボルトとする。
【００７３】“ＣＭＯＳ”で構成する場合、加算回路２
６は図１０に示すように構成するのが好ましい。図１０
の回路２６はＰチャネル絶縁ゲートＦＥＴＱ８，Ｑ９，
Ｑ１０及びＱ１１と、Ｎチャネル絶縁ゲートＦＥＴＱ１
２，Ｑ１３，Ｑ１４及びＱ１５とを含んでおり、これら
をすべて図示のように構成する。信号ＶB3, ＶB4, Ｖ B5
及びＶB6は定基準電圧である。ＦＥＴＱ８〜Ｑ１５はす
べて半導体増幅器回路技術の当業者にとって明らかなよ
うに動作し、相補の出力電流ＩO+及びＩO-を生じる。
【００７４】図９における増幅器を“ＢＩＣＭＯＳ”で
構成する場合には、トランジスタＱ５〜Ｑ７のすべてを
上述した極性のバイポーラトランジスタとするのが好ま
しい。電流源２８，３６及び４４の各々は１つ以上のＮ
ＰＮトランジスタを以って構成するのが好ましい。電流
源３０及び４２の各々は１つ以上のＰＮＰトランジスタ
を以って構成できるも、１つ以上のＰチャネルＦＥＴを
以って構成するのが好ましい。図１０における加算回路
２６では、ＦＥＴＱ１０及びＱ１１の代わりにＰＮＰト
ランジスタを用いるのが好ましい。又、ＦＥＴＱ１２〜
Ｑ１５の代わりにＮＰＮトランジスタを用いるのが好ま
しい。
【００７５】図１１は、４つのＦＥＴをこれらのゲート
電極及びソースによりループ状に互いに接続する他の方
法を示す。図１１の回路部分は４つの実質的に同じＮチ
ャネル絶縁ゲートＦＥＴＱＮ１，ＱＮ２，ＱＮ３及びＱ
Ｎ４を以って構成される。ＦＥＴＱＮ１及びＱＮ３のゲ
ート電極は相互接続されており、これらのソースはＦＥ
ＴＱＮ４及びＱＮ２のソースにそれぞれ接続され、ＦＥ
ＴＱＮ４及びＱＮ２のゲート電極も相互接続されてい
る。ＦＥＴＱＮ１及びＱＮ２は図３のＦＥＴＱＤ１及び
ＱＤ２に対応し、ドレイン電流ＩD1及びＩD2をそれぞれ
供給する。上述した他の制御ＦＥＴに対応するＦＥＴＱ
Ｎ３及びＱＮ４はドレイン電流ＩD3及びＩ D4をそれぞれ
流す。
【００７６】図１２は図３の増幅器の入力区分の好適実
施例を示し、ＦＥＴＱＮ１〜ＱＮ４が平方根回路２４の
一部を構成している。特に、図１２の回路２４は検出回
路４６と電流制御回路４８とより成っており、電流制御
回路４８はＦＥＴＱＮ１〜ＱＮ４を含んでいる。
【００７７】検出回路４６は、図１２に示すように、実
質的に同一の同極性ジェネラル入力トランジスタＱ１６
Ｆ及びＱ１６Ｇと電流源５０とより成る差動増幅器であ
る。トランジスタＱ１６Ｆ及びＱ１６ＧはＰチャネルＦ
ＥＴとして或いはＰＮＰトランジスタとして構成しう
る。トランジスタＱ１６Ｆ及びＱ１６ＧはノードＮＮに
おける電圧と定基準電圧ＶG との間の差に応答してこれ
らの出力電流として個々の調整電流ＩF 及びＩG を供給
する。ＶG に対し選択した値はＶPSレンジ内の中間電圧
レンジの位置を設定する。中間電圧レンジの中心点はＦ
ＥＴＱ１及びＱ２のしきい値電圧にほぼ等しい値だけＶ
G を越える。電流源５０はトランジスタＱ１６Ｆ及びＱ
１６Ｇに全体として定テイル電流ＩHCを供給する。
【００７８】電流制御回路４８におけるＦＥＴＱＮ３及
びＱＮ４のドレインは自身のゲート電極にそれぞれ接続
されている。電流制御回路４８はＦＥＴＱＮ１〜ＱＮ４
に加えて、すべて図１２に示すように接続された電流源
５２及び５４と電流ミラー５６，５８，６０及び６２と
を含んでいる。電流源５２は定電流ＩHAをＦＥＴＱＮ３
のドレインに供給する。同様に、電流源５４は定電流Ｉ
HBをＦＥＴＱＮ４のドレインに供給する。
【００７９】電流ミラー５６〜６２の各々は一対の実質
的に同一の同極性ジェネラルトランジスタ（図示せず）
を以って構成され、これらトランジスタの制御電極は相
互接続されている。各トランジスタ対では、複写すべき
（鏡像とすべき）電流を流すトランジスタの第２電流電
極が通常のようにその制御電極に接続されている。“Ｃ
ＭＯＳ”で構成する場合、電流ミラー５６及び６０がＰ
チャネル絶縁ゲートＦＥＴを用い、電流ミラー５８及び
６２がＮチャネル絶縁ゲートＦＥＴを用いる。
【００８０】前述したことを考慮すると、図１２におけ
る平方根回路２４は以下のように理想的に動作する。検
出回路４６はノードＮＮにおける電圧で表わされるＶCM
の変化を検出し、ＶCMの変化を表わす差分調整信号を生
じる。この差分信号は電流Ｉ F 及びＩG 間の差である。
電源電流ＩHCは４ＩR に等しい。従って、電流ＩF 及び
ＩG の各々は零から４ＩR まで変化しうる。
【００８１】電源電流ＩHA及びＩHBは双方共ＩR に等し
い。従って、常時オンであるＦＥＴＱＮ３及びＱＮ４は
ＩR に等しいレベルでドレイン電流ＩD3及びＩD4をそれ
ぞれ流す。ＦＥＴＱＮ１及びＱＮ２が強い反転及び飽和
状態にあると、ＩD1 1/2 ＋Ｉ D2 1/2 がＩD3 1/2 ＋ＩD4
1/2 に等しくなり、これがＩR 1/2 ＋ＩR 1/2 に等しく
なる。すなわち、ＩD1 1/2 ＋ＩD2 1/2 は図８及び９の平
方根回路２４におけるように（４ＩR )1/2に等しくな
る。
【００８２】電流ミラー５６は電流ＩD1を複写し、ほぼ
等しい電流ＩE を生じる。一方、電流ミラー５８は電流
ＩE を複写し、ほぼ等しい値で電流ＩN を生じる。これ
により電流ＩN が電流ＩD1にほぼ等しくなる。電流ミラ
ー６０は電流ＩD2を複写し、ほぼ等しい値で電流ＩP を
生じる。ＦＥＴＱＮ１及びＱＮ２が強い反転及び飽和状
態にあるものとすると、ＩN 1/2 ＋ＩP 1/2 は図８及び
９におけるように（４ＩR )1/2に等しくなる。
【００８３】電流ミラー６２は電流ＩU を複写し、ほぼ
等しい電流ＩV を生じる。図１２の回路を試験したとこ
ろ、電流ＩU がＩD1＋ＩF ＋ＩR に等しく、同様にＩV
がＩ D2＋ＩR ＋ＩG に等しいということを確かめた。テ
イル電流差ＩP −ＩN は差ＩD2−ＩD1にほぼ等しく、こ
の差は差ＩG −ＩF にほぼ等しくなる。その理由は、Ｉ
V がＩU にほぼ等しい為である。電流ＩF 及びＩG の各
々は零から４ＩR まで変化しうる為、差ＩP −ＩN はほ
ぼ−４ＩR から＋４ＩR までの範囲に亘って変化しうる
もこの範囲を越えない。従って、図１２の平方根回路２
４は、電流ＩPが４ＩR よりも大きくなるおそれのある
図８の回路２４の場合の欠点を自動的に回避する。
【００８４】ＶCMが低電圧レンジにある場合、トランジ
スタＱ１６Ｇが完全に導通し、トランジスタＱ１６Ｆが
ターン・オフする。電流ＩG は４ＩR に等しく、電流Ｉ
F は零に等しい。トランジスタＱＮ２は完全に導通し、
電流ＩD2及びＩP は双方共４ＩR に等しくなる。ＦＥＴ
ＱＮ１はターン・オフし、電流ＩD1及びＩN の双方が零
となる。
【００８５】ＶCMが中間電圧レンジを通って上昇するに
つれ、トランジスタＱ１６Ｆが逐次ターン・オンし、ト
ランジスタＱ１６Ｇが逐次ターン・オフする。電流ＩG
が逐次零まで降下するにつれ、電流ＩF が逐次４ＩR ま
で上昇する。ＦＥＴＱＮ２が逐次導通しなくなるにつ
れ、ＦＥＴＱＮ１がターン・オンして逐次完全な導通状
態に進む。
【００８６】電流ＩD1及びＩN は、電流ＩD2及びＩP が
零に降下するにつれ、ほぼ４ＩR まで逐次上昇する。こ
の際、電流制御回路４８が電流ＩN 及びＩD1の双方の値
をＶ CMの関数として個々に調整し、ＩN 1/2 ＋ＩP 1/2
がほぼ（４ＩR ）1/2 に等しくなるようにする。ＦＥＴ
Ｑ１及びＱ２に対する定数ＣN はＦＥＴＱ３及びＱ４に
対する定数ＣP に等しく設定する為、中間電圧レンジに
亘るＶCMの関数としてのＩN の変化はほぼ中間電圧レン
ジに亘るＶCMの関数としてのＩP の変化の鏡像関係とな
る。
【００８７】ＶCMが高電圧レンジにあると、トランジス
タＱ１６Ｆ，Ｑ１６Ｇ，ＱＮ１及びＱＮ２が低電圧レン
ジの場合と逆の状態になる。これと同様なことが電流Ｉ
F ，ＩG ，ＩD1 ．ＩD2 ，ＩN 及びＩP に対して言え
る。
【００８８】図１２における平方根回路２４の動作は極
めて迅速である。その理由は、ＶCMの検出に当たって平
方根回路２４が差動原理に基づいて動作する為である。
前述したように、電流制御回路４８は、テイル電流ＩP
及びＩN の各々が４ＩR を越えないように構成される。
従って、理想的な平方根動作からのずれは極めて小さ
い。更に、ＦＥＴＱＮ１〜ＱＮ４と関連する“基板効
果”が相殺され、これらを共通のウェル（井戸）内に形
成しうる。これにより寄生キャパシタンスを減少させて
増幅器の動作速度を更に速める。
【００８９】本発明は上述した実施例に限定されず、幾
多の変更を加えうること勿論である。例えば、図６〜１
２におけるすべてのトランジスタの極性を反転させて実
質的に同じ結果を得ることができる。又、適切な電流源
を用いて、ドレイン電流ＩD3及びＩD4を互いに異なる値
に設定することができる。
【００９０】又、絶縁ゲートＦＥＴの代わりに接合型の
ＦＥＴを用いることができる。その理由は、接合型ＦＥ
Ｔが強い反転及び飽和状態にある場合に、接合型ＦＥＴ
のゲート−ソース電圧がそのドレイン電流の平方根に応
じて変化する為である。このことは平方根回路２４や差
動部分１０及び１２に当てはまることである。２ボルト
よりも低い電源電圧にまで落とした線間入力容量を得る
のに、米国特許第４９１８３９８号明細書に記載された
ような入力電圧レベルシフト回路を用いることができ
る。
【図面の簡単な説明】
【図１】図１は従来の差動増幅器の入力区分を示す回路
図である。
【図２】図１の増幅器を実現するための相互コンダクタ
ンスＧM を電圧ＶCMの関数として示す特性図である。
【図３】本発明差動増幅器の１例を示す回路図である。
【図４】図３の増幅器のテイル電流および相互コンダク
タンスＧM を電圧ＶCMの関数として示すブロック回路図
である。
【図５】図３の増幅器のテイル電流および相互コンダク
タンスＧM を電圧ＶCMの関数として示すブロック回路図
である。
【図６】図３の増幅器の平方根回路の一部分を好適に実
現するための回路図である。
【図７】図３の増幅器の平方根回路の部分を好適に実現
するための回路図である。
【図８】図３の増幅器の入力区分の好適な例の回路図で
ある。
【図９】図３の増幅器の入力区分の好適な例の回路図で
ある。
【図１０】図９の増幅器の加算回路の一部分の好適な例
の回路図である。
【図１１】図３の増幅器の平方根回路の一部分の他の好
適な実現例を示す回路図である。
【図１２】図３の増幅器の入力区分の他の好適な例の回
路図である。
【符号の説明】
１０ Ｎチャネル差動部分 １２ Ｐチャネル差動部分 １４, １６ 電流源 １８ 電流ステアリング機構 ２０, ２２ 電流反転回路 ２４ 平方根回路 ２６ 加算回路 ３２，３８ 電流制御回路 ３４，４０ ステアリング回路 ４６ 検出回路 ４８ 電流制御回路 ５６，５８，６０，６２ 電流ミラー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハン ハー フエイシング オランダ国 2636 ハーデー スヒプルイ デン ト ウッド 10 (72)発明者 レムコ イェー ウーヘリンク オランダ国 7622 ヘーハー ボルネ フ ロテストラート 217 エー (72)発明者 ロン ホーヘルフォルスト オランダ国 2251 エンゼット フォール スホテン コペルウークラーン 100 (72)発明者 ジョン ピー テロ アメリカ合衆国 カルフォルニア州 95070 サラトガ ビールウッド ドライ ブ 19234

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 異なる第１および第２供給電圧源間で作
    動し、その差分が第１供給電圧源まで延在する第１端部
    レンジ、第２供給電圧源まで延在する第２端部レンジ並
    びにこれら第１および第２端部レンジ間に延在する中間
    レンジより成る電力供給レンジを構成し、その共通モー
    ド電圧ＶCMが前記中間レンジおよび第１レンジ間にある
    際にその差分が入力信号を表わす一対の第１主電流に第
    １テイル電流をほぼ分割することにより差分入力信号を
    増幅する第１差動手段と、その共通モード電圧ＶCMが前
    記中間レンジおよび第２レンジ間にある際にその差分が
    入力信号を表わす一対の第２主電流に第２テイル電流を
    ほぼ分割することにより差分入力信号を増幅する第２差
    動手段とを具える差動増幅器において、前記テイル電流
    を制御して前記共通モード電圧ＶCMが前記中間レンジ全
    体を横切って両端部レンジに移行する際に前記テイル電
    流の平方根の和がほぼ一定となるような平方根手段をさ
    らに具えることを特徴とする差動増幅器。
  2. 【請求項２】 前記第１差動手段は、前記入力信号に差
    動的に応答する各ゲート電極と、前記第１テイル電流を
    ともに導通せしめる第１ノードを経てともに結合された
    各ソースと前記第１主電流をそれぞれ導通せしめる各ド
    レインとを有する一対の同一極性の第１主電界効果トラ
    ンジスタ（FET)とを具え、前記第２差動手段は、前記入
    力信号に差動的に応答する各ゲート電極と、前記第２テ
    イル電流をともに導通せしめる第１ノードを経てともに
    結合された各ソースと前記第２主電流をそれぞれ導通せ
    しめる各ドレインとを有する一対の同一極性の第２主電
    界効果トランジスタとを具え、前記第２主電界効果トラ
    ンジスタが全体第１電界効果トランジスタに対し相補的
    となるようにしたことを特徴とする請求項１に記載の差
    動増幅器。
  3. 【請求項３】 前記平方根手段は、前記共通モード電圧
    ＶCMの変化に応答して電流路を前記第１ノードに調整す
    るステアリング手段と、この電流路に前記第１テイル電
    流を表わす電流を供給するとともに全体第２ノードに第
    ２テイル電流を供給する制御手段とを具えるようにした
    ことを特徴とする請求項１に記載の差動増幅器。
  4. 【請求項４】 前記制御手段は、その和がほぼ一定に保
    持されるゲート−ソース電圧を有する一対の同一極性の
    第主制御電界効果トランジスタを具え、前記テイル電流
    が前記主制御電界効果トランジスタのドレイン電流に大
    きさがほぼ比例する各値に設定されるようにしたことを
    特徴とする請求項３に記載の差動増幅器。
  5. 【請求項５】 前記制御手段は、ほぼ一定に保持される
    各ドレイン電流を導通せしめる一対の他の制御電界効果
    トランジスタを含み、これら４つの制御電界効果トラン
    ジスタはそのゲート電極およびソースによりループ状に
    ともに結合し、これにより前記ループを囲むそのゲート
    −ソース電圧の和が零にひとしくなるようにしたことを
    特徴とする請求項４に記載の差動増幅器。
  6. 【請求項６】 前記ステアリング手段は、前記第１ノー
    ドに結合された第１電流電極、前記制御手段に結合され
    た第２電流電極および基準電圧に応答して前記電流路を
    設定するように電流電極かんお電流移送を調整する制御
    電極を有するステアリングトランジスタと、前記第１ノ
    ードおよび第２供給電圧源間に結合された電流源とを具
    えるようにしたことを特徴とする請求項５に記載の差動
    増幅器。
  7. 【請求項７】 前記平方根手段は、前記共通モード電圧
    ＶCMの変化を表わす調整信号を発生する感知手段と、前
    記調整信号に応答して前記第１および第２ノードに前記
    共通モード電圧ＶCMに依存する値の第１および第２テイ
    ル電流をそれぞれ供給する制御手段とを具えるようにし
    たことを特徴とする請求項２に記載の差動増幅器。
  8. 【請求項８】 前記制御手段は、その和がほぼ一定に保
    持されるゲート−ソース電圧を有する一対の同一極性の
    第主制御電界効果トランジスタを具え、前記テイル電流
    が前記主制御電界効果トランジスタのドレイン電流に大
    きさがほぼ等しい各値に設定されるようにしたことを特
    徴とする請求項７に記載の差動増幅器。
  9. 【請求項９】 前記制御手段は、ほぼ一定に保持される
    各ドレイン電流を導通せしめる一対の他の制御電界効果
    トランジスタを含み、これら４つの制御電界効果トラン
    ジスタはそのゲート電極およびソースによりループ状に
    ともに結合し、これにより前記ループを囲むそのゲート
    −ソース電圧の和が零にひとしくなるようにしたことを
    特徴とする請求項４に記載の差動増幅器。
  10. 【請求項１０】 前記感知手段は基準電圧および前記ノ
    ードのうちの１つのノード間の差分に応答して前記調整
    信号を差信号として発生する差動増幅器を具えることを
    特徴とする請求項９に記載の差動増幅器。
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