JPH0685593A - 高周波整合用回路装置 - Google Patents
高周波整合用回路装置Info
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- JPH0685593A JPH0685593A JP4254195A JP25419592A JPH0685593A JP H0685593 A JPH0685593 A JP H0685593A JP 4254195 A JP4254195 A JP 4254195A JP 25419592 A JP25419592 A JP 25419592A JP H0685593 A JPH0685593 A JP H0685593A
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- Waveguides (AREA)
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Abstract
(57)【要約】
【目的】 高周波整合回路を立体的に構成することによ
り、整合回路の占める面積を縮小する。 【構成】 所望の特性を示す高周波整合に必要な受動素
子を、同一直方体（チップ）内に２種類以上（スパイラ
ルインダクタ２ａと誘電体キャパシタ４ｂ，スパイラル
インダクタ２ａと誘電体キャパシタ４ｂと抵抗体７ａ
等）構成する。 【効果】 従来に比べ高周波整合用回路の占める面積を
約半分あるいはそれ以上縮小できる。
り、整合回路の占める面積を縮小する。 【構成】 所望の特性を示す高周波整合に必要な受動素
子を、同一直方体（チップ）内に２種類以上（スパイラ
ルインダクタ２ａと誘電体キャパシタ４ｂ，スパイラル
インダクタ２ａと誘電体キャパシタ４ｂと抵抗体７ａ
等）構成する。 【効果】 従来に比べ高周波整合用回路の占める面積を
約半分あるいはそれ以上縮小できる。
Description
【０００１】
【産業上の利用分野】本発明は高周波整合用回路装置に
関し、特にその構造，及びそのＨＩＣ回路，ＭＩＣ回路
（Hybrid回路，Monolithic回路）上での使用方法に関す
るものである。
関し、特にその構造，及びそのＨＩＣ回路，ＭＩＣ回路
（Hybrid回路，Monolithic回路）上での使用方法に関す
るものである。
【０００２】
【従来の技術】図２(a) は現在最も多く用いられている
インダクタンスとキャパシタとから構成した高周波整合
用回路の一例の上面図を、図２(b) はその等価回路図を
示す。高周波整合回路を構成する方法は、インダクタと
キャパシタで構成するのが一般的であり、従来技術にお
いて、実際に回路上に構成するためには、図２(a) に示
すように所望の性能をもつ受動素子、ここでは誘電体４
ａ上に設けられたスパイラルインダクタ２ａからなるイ
ンダクタと、別の性能を持つ受動素子、ここではチップ
キャパシタ６ａからなるキャパシタとを設け、これら間
及びこれらと他の回路とをボンディングワイヤ１ａ，１
ｃで接続させていた。そしてこれによりその等価回路
が、図２(b) に示すようにインダクタンス２′，ワイヤ
インダクタンス１ａ′，キャパシタンス６ａ′，及びワ
イヤインダクタンス１ｃ′よりなるものとして示される
高周波整合回路を構成していた。
インダクタンスとキャパシタとから構成した高周波整合
用回路の一例の上面図を、図２(b) はその等価回路図を
示す。高周波整合回路を構成する方法は、インダクタと
キャパシタで構成するのが一般的であり、従来技術にお
いて、実際に回路上に構成するためには、図２(a) に示
すように所望の性能をもつ受動素子、ここでは誘電体４
ａ上に設けられたスパイラルインダクタ２ａからなるイ
ンダクタと、別の性能を持つ受動素子、ここではチップ
キャパシタ６ａからなるキャパシタとを設け、これら間
及びこれらと他の回路とをボンディングワイヤ１ａ，１
ｃで接続させていた。そしてこれによりその等価回路
が、図２(b) に示すようにインダクタンス２′，ワイヤ
インダクタンス１ａ′，キャパシタンス６ａ′，及びワ
イヤインダクタンス１ｃ′よりなるものとして示される
高周波整合回路を構成していた。
【０００３】このように従来技術では所望の特性を示す
受動素子、即ちスパイラルインダクタ２ａ，及びチップ
キャパシタ６ａを平面上に展開し、これら間をボンディ
ングワイヤ１ａ，１ｃ等の導体を用いて接続し、所望の
特性を示す高周波整合用回路を構成していた。
受動素子、即ちスパイラルインダクタ２ａ，及びチップ
キャパシタ６ａを平面上に展開し、これら間をボンディ
ングワイヤ１ａ，１ｃ等の導体を用いて接続し、所望の
特性を示す高周波整合用回路を構成していた。
【０００４】
【発明が解決しようとする課題】従来の高周波整合用回
路装置は以上のように構成されているので、各受動素子
を配置するための面積，及びそれら間の間隔のための面
積を必要とし、整合用回路装置全体が占める面積を縮小
することは困難であるという問題点があった。
路装置は以上のように構成されているので、各受動素子
を配置するための面積，及びそれら間の間隔のための面
積を必要とし、整合用回路装置全体が占める面積を縮小
することは困難であるという問題点があった。
【０００５】本発明は上記のような問題点を解消するた
めになされたもので、高周波整合用回路装置を立体的に
構成できるとともに、整合用回路装置全体が占める面積
を従来に比べ小さくできる高周波整合用回路装置を提供
することを目的としており、さらにこの装置を実際回路
上で使用してなる装置を提供することを目的とする。
めになされたもので、高周波整合用回路装置を立体的に
構成できるとともに、整合用回路装置全体が占める面積
を従来に比べ小さくできる高周波整合用回路装置を提供
することを目的としており、さらにこの装置を実際回路
上で使用してなる装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明にかかる
高周波整合用回路装置は、整合に必要な特性を示す誘導
性または容量性または抵抗性の受動素子を少なくとも２
種類以上同一直方体（チップ）内に配置したものであ
る。
高周波整合用回路装置は、整合に必要な特性を示す誘導
性または容量性または抵抗性の受動素子を少なくとも２
種類以上同一直方体（チップ）内に配置したものであ
る。
【０００７】また請求項２の発明にかかる高周波整合用
回路装置は、第１の導体上の第１の誘電体上にスパイラ
ルインダクタが配置され、該スパイラルインダクタの一
端がスルーホールを介して第１の導体に接続され、第１
の導体下に第２の誘電体が、かつその下に第２の導体が
配置され、第１の誘電体上のスパイラルインダクタによ
りインダクタンスが構成され、第２の誘電体と第１，第
２の導体とによりキャパシタが構成されるものとしたも
のである。
回路装置は、第１の導体上の第１の誘電体上にスパイラ
ルインダクタが配置され、該スパイラルインダクタの一
端がスルーホールを介して第１の導体に接続され、第１
の導体下に第２の誘電体が、かつその下に第２の導体が
配置され、第１の誘電体上のスパイラルインダクタによ
りインダクタンスが構成され、第２の誘電体と第１，第
２の導体とによりキャパシタが構成されるものとしたも
のである。
【０００８】また請求項３の発明にかかる高周波整合用
回路装置は、請求項２の構成に加え、さらに第２の導体
の下に抵抗体が、さらにその下に第３の導体が配置さ
れ、この両者により抵抗が構成されるものとしたもので
ある。
回路装置は、請求項２の構成に加え、さらに第２の導体
の下に抵抗体が、さらにその下に第３の導体が配置さ
れ、この両者により抵抗が構成されるものとしたもので
ある。
【０００９】また請求項４の発明にかかる高周波整合用
回路装置は、請求項２または３の装置をハイブリッド回
路上、またはモノリシック回路上に実装してなるものに
おいて、スパイラルインダクタのスルーホールを介して
第２の導体に接続された方でない方の端子が前段の伝送
線路の終端にボンディングワイヤにより接続され、第２
の導体が接地され、スパイラルインダクタのスルーホー
ルを介して第２の導体に接続された方の端子が後段の伝
送線路の始端にボンディングワイヤにより接続される構
成としたものである。
回路装置は、請求項２または３の装置をハイブリッド回
路上、またはモノリシック回路上に実装してなるものに
おいて、スパイラルインダクタのスルーホールを介して
第２の導体に接続された方でない方の端子が前段の伝送
線路の終端にボンディングワイヤにより接続され、第２
の導体が接地され、スパイラルインダクタのスルーホー
ルを介して第２の導体に接続された方の端子が後段の伝
送線路の始端にボンディングワイヤにより接続される構
成としたものである。
【００１０】また請求項５の発明にかかる高周波整合用
回路装置は、請求項２の装置をハイブリッド回路上、ま
たはモノリシック回路上に実装してなるものにおいて、
スパイラルインダクタのスルーホールを介して第２の導
体に接続された上記一端でない方の他端の端子が前段の
伝送線路の終端にボンディングワイヤにより接続され、
第２の導体または第２の誘電体の下面が後段の伝送線路
の始端上に直接配置される構成としたものである。
回路装置は、請求項２の装置をハイブリッド回路上、ま
たはモノリシック回路上に実装してなるものにおいて、
スパイラルインダクタのスルーホールを介して第２の導
体に接続された上記一端でない方の他端の端子が前段の
伝送線路の終端にボンディングワイヤにより接続され、
第２の導体または第２の誘電体の下面が後段の伝送線路
の始端上に直接配置される構成としたものである。
【００１１】また請求項６の発明にかかる高周波整合用
回路装置は、請求項２の装置において、第１の導体は同
一直方体中の該直方体の上面と平行な面の全体にはな
く、該第１の導体が設けられていない部分を介して第１
の誘電体と第２の誘電体が一体化されており、スパイラ
ルインダクタの上記一端でない方の他端の端子がスルー
ホールを介して第２の導体に接続され、第１の誘電体上
のスパイラルインダクタによるインダクタンスと、第２
の誘電体と第１，第２の導体によるキャパシタとが並列
接続された構成としたものである。
回路装置は、請求項２の装置において、第１の導体は同
一直方体中の該直方体の上面と平行な面の全体にはな
く、該第１の導体が設けられていない部分を介して第１
の誘電体と第２の誘電体が一体化されており、スパイラ
ルインダクタの上記一端でない方の他端の端子がスルー
ホールを介して第２の導体に接続され、第１の誘電体上
のスパイラルインダクタによるインダクタンスと、第２
の誘電体と第１，第２の導体によるキャパシタとが並列
接続された構成としたものである。
【００１２】
【作用】本発明における高周波整合用回路装置は、整合
に必要な特性を示す受動素子を少なくとも２種類以上同
一直方体（チップ）内に有しているため、整合回路とし
て必要な面積を従来技術に比べ約半分程度あるいはそれ
以上縮小することが可能である。
に必要な特性を示す受動素子を少なくとも２種類以上同
一直方体（チップ）内に有しているため、整合回路とし
て必要な面積を従来技術に比べ約半分程度あるいはそれ
以上縮小することが可能である。
【００１３】
【実施例】実施例１．以下本発明の一実施例による高周
波整合用回路装置を図について説明する。図１におい
て、２ａは第１の導体５ａ上の第１の誘電体４ａ上に形
成されたスパイラルインダクタ、３ａはスパイラルイン
ダクタ２ａの一端と第１の導体５ａとを電気的に接続す
る導体スルーホール、４ｂは第１の導体５ａ下に形成さ
れた第２の誘電体、５ｂは第２の誘電体４ｂ下に形成さ
れた第２の導体（電極）である。また１ａ，１ｂはボン
ディングワイヤである。
波整合用回路装置を図について説明する。図１におい
て、２ａは第１の導体５ａ上の第１の誘電体４ａ上に形
成されたスパイラルインダクタ、３ａはスパイラルイン
ダクタ２ａの一端と第１の導体５ａとを電気的に接続す
る導体スルーホール、４ｂは第１の導体５ａ下に形成さ
れた第２の誘電体、５ｂは第２の誘電体４ｂ下に形成さ
れた第２の導体（電極）である。また１ａ，１ｂはボン
ディングワイヤである。
【００１４】次に作用，動作について説明する。第２の
導体（電極）５ｂ上に第２の誘電体４ｂを形成し、その
上面に第１の導体５ａを形成することにより、図１(b)
で示すキャパシタンス４ｂ′が形成される。次に第１の
導体５ａ上に第１の誘電体４ａを形成し、これに導体ス
ルーホール３ａを形成する。次に第１の誘電体４ａ上に
所望の特性が得られるように、かつその一端がスルーホ
ール３ａを通じて第１の導体５ａと電気的導通が得られ
るように、スパイラルインダクタ２ａを形成することに
より、図１(b) に示すインダクタンス２ａ′が形成され
る。
導体（電極）５ｂ上に第２の誘電体４ｂを形成し、その
上面に第１の導体５ａを形成することにより、図１(b)
で示すキャパシタンス４ｂ′が形成される。次に第１の
導体５ａ上に第１の誘電体４ａを形成し、これに導体ス
ルーホール３ａを形成する。次に第１の誘電体４ａ上に
所望の特性が得られるように、かつその一端がスルーホ
ール３ａを通じて第１の導体５ａと電気的導通が得られ
るように、スパイラルインダクタ２ａを形成することに
より、図１(b) に示すインダクタンス２ａ′が形成され
る。
【００１５】以上のように形成された図１(a) に示す本
実施例装置は、ボンディングワイヤ１ａ，１ｂを含める
と、その等価回路が図１(b) に示すワイヤインダクタン
ス１ａ′，インダクタンス２ａ′，キャパシタンス４
ｂ′，ワイヤインダクタンス１ｂ′からなるものとなる
高周波整合用回路装置となる。
実施例装置は、ボンディングワイヤ１ａ，１ｂを含める
と、その等価回路が図１(b) に示すワイヤインダクタン
ス１ａ′，インダクタンス２ａ′，キャパシタンス４
ｂ′，ワイヤインダクタンス１ｂ′からなるものとなる
高周波整合用回路装置となる。
【００１６】このような本実施例装置では、導体５ａ，
５ｂとともにキャパシタンス４ｂ′を構成する第２の誘
電体４ｂと、インダクタンス２ａ′を構成する第１の誘
電体４ａ上に設けたスパイラルインダクタ２ａとを設け
て受動素子を同一直方体内に２種類配置したので、高周
波整合用回路の占める面積を縮小することができる。
５ｂとともにキャパシタンス４ｂ′を構成する第２の誘
電体４ｂと、インダクタンス２ａ′を構成する第１の誘
電体４ａ上に設けたスパイラルインダクタ２ａとを設け
て受動素子を同一直方体内に２種類配置したので、高周
波整合用回路の占める面積を縮小することができる。
【００１７】実施例２．本実施例２は、上記実施例１の
装置に対し、図３(b) で示すように、キャパシタンス４
ｂ′に直列に抵抗７ａ′を付加したものであり、これは
図３(a) で示すように、図１(a) で示した立方体（チッ
プ）の第２の導体５ｂの下方に抵抗体７ａを形成し、該
抵抗体７ａの下方に第３の導体（電極）５ｃを形成する
ことにより実現できる。
装置に対し、図３(b) で示すように、キャパシタンス４
ｂ′に直列に抵抗７ａ′を付加したものであり、これは
図３(a) で示すように、図１(a) で示した立方体（チッ
プ）の第２の導体５ｂの下方に抵抗体７ａを形成し、該
抵抗体７ａの下方に第３の導体（電極）５ｃを形成する
ことにより実現できる。
【００１８】実施例３．本実施例３は、図１で示した実
施例１の高周波整合用回路装置を、実際にＨＩＣ，ＭＩ
Ｃ（Hybrid IC, Monolithic IC) 上に実装して構成した
ものであり、その時の概略図を図４(a) に、またそのと
きの等価回路図を図４(b) に示す。
施例１の高周波整合用回路装置を、実際にＨＩＣ，ＭＩ
Ｃ（Hybrid IC, Monolithic IC) 上に実装して構成した
ものであり、その時の概略図を図４(a) に、またそのと
きの等価回路図を図４(b) に示す。
【００１９】本実施例で用いた高周波整合用回路装置１
５ａは実施例１で説明した装置であり、この高周波整合
用回路装置１５ａのスパイラルインダクタの一端は、接
地面１３ａ上に誘電体１２ａを介して形成した導体１１
ａからなる，その前段の伝送線路の終端にボンディング
ワイヤ１４ａにより接続され、上記スパイラルインダク
タの他端は同じ構成からなる，その後段の伝送線路の始
端にボンディングワイヤ１４ａにより接続されている。
このような構成とすることにより、本実施例装置は、図
４(b) で示されるような等価回路を有する高周波整合用
回路装置として作用する。図中１１ａ′は伝送線路１１
の等価回路、１４ａ′はボンディングワイヤのワイヤイ
ンダクタンス、１５′は高周波整合用回路装置１５ａの
等価回路であり、図１(b) で示されたようにインダクタ
ンス２ａ′とキャパシタンス４ｂ′とからなるものであ
る。
５ａは実施例１で説明した装置であり、この高周波整合
用回路装置１５ａのスパイラルインダクタの一端は、接
地面１３ａ上に誘電体１２ａを介して形成した導体１１
ａからなる，その前段の伝送線路の終端にボンディング
ワイヤ１４ａにより接続され、上記スパイラルインダク
タの他端は同じ構成からなる，その後段の伝送線路の始
端にボンディングワイヤ１４ａにより接続されている。
このような構成とすることにより、本実施例装置は、図
４(b) で示されるような等価回路を有する高周波整合用
回路装置として作用する。図中１１ａ′は伝送線路１１
の等価回路、１４ａ′はボンディングワイヤのワイヤイ
ンダクタンス、１５′は高周波整合用回路装置１５ａの
等価回路であり、図１(b) で示されたようにインダクタ
ンス２ａ′とキャパシタンス４ｂ′とからなるものであ
る。
【００２０】実施例４．本実施例４は、実施例１の高周
波整合用装置を実際のＨＩＣ，ＭＩＣ上に実装した他の
例であり、その時の概略図を図５(a) に、またそのとき
の等価回路図を図(b) に示す。本実施例４は、実施例３
におけると同じ実施例１の装置１５ｂを用いているが、
ただその裏面の第２の導体５ｂを除き、第２の誘電体４
ｂを直接、後段の伝送線路１１ａ上に搭載するというよ
うに、実装方法を変えており、これにより別の特性を示
す整合用回路を得ることが可能となっている。即ち図５
(b) 中１５ｂ′は図５(a) の高周波整合用回路装置１５
ｂの等価回路であり、本実装方法によってこの等価回路
は図１(b) に示されるインダクタンス１ａ′と、キャパ
シタンス４ｂ′とを直列に接続した回路になっているも
のである。
波整合用装置を実際のＨＩＣ，ＭＩＣ上に実装した他の
例であり、その時の概略図を図５(a) に、またそのとき
の等価回路図を図(b) に示す。本実施例４は、実施例３
におけると同じ実施例１の装置１５ｂを用いているが、
ただその裏面の第２の導体５ｂを除き、第２の誘電体４
ｂを直接、後段の伝送線路１１ａ上に搭載するというよ
うに、実装方法を変えており、これにより別の特性を示
す整合用回路を得ることが可能となっている。即ち図５
(b) 中１５ｂ′は図５(a) の高周波整合用回路装置１５
ｂの等価回路であり、本実装方法によってこの等価回路
は図１(b) に示されるインダクタンス１ａ′と、キャパ
シタンス４ｂ′とを直列に接続した回路になっているも
のである。
【００２１】実施例５．以上の実施例では、所望の特性
を持つ２つの受動素子を直列に配した場合、即ち導体５
ａ，５ｂとともにキャパシタ４ｂ′を構成する第２の誘
電体４ｂと、インダクタンス２ａ′を構成する第１の誘
電体４ａ上に設けたスパイラルインダクタ２ａとを直列
に接続した場合を示したが、本実施例５は、これを並列
に配した、即ち並列接続した構成となるものである。即
ち図６(a) において、誘電体４ｂは図１(a) における第
１，第２の誘電体４ａ，４ｂを図６(a) の左側部分にお
いてつながった一体的なものとして構成しており、スパ
イラルインダクタ２ａの一端ａはスルーホール３ａを介
して第１の導体５ａと接続しており、その他端ｂはスル
ーホール３ａを介して第２の導体５ｂと接続している。
このように構成すれば、図６(b) のように受動素子であ
るインダクタンス２ａ′とキャパシタンス４ｂ′とを並
列に接続した高周波整合用回路装置が得られることがわ
かる。ここで図６(b) のａ，ｂは図６(a) のスパイラル
インダクタ２ａのそれぞれスルーホール３ａが設けられ
ている一端ａ，他端ｂに相当する。
を持つ２つの受動素子を直列に配した場合、即ち導体５
ａ，５ｂとともにキャパシタ４ｂ′を構成する第２の誘
電体４ｂと、インダクタンス２ａ′を構成する第１の誘
電体４ａ上に設けたスパイラルインダクタ２ａとを直列
に接続した場合を示したが、本実施例５は、これを並列
に配した、即ち並列接続した構成となるものである。即
ち図６(a) において、誘電体４ｂは図１(a) における第
１，第２の誘電体４ａ，４ｂを図６(a) の左側部分にお
いてつながった一体的なものとして構成しており、スパ
イラルインダクタ２ａの一端ａはスルーホール３ａを介
して第１の導体５ａと接続しており、その他端ｂはスル
ーホール３ａを介して第２の導体５ｂと接続している。
このように構成すれば、図６(b) のように受動素子であ
るインダクタンス２ａ′とキャパシタンス４ｂ′とを並
列に接続した高周波整合用回路装置が得られることがわ
かる。ここで図６(b) のａ，ｂは図６(a) のスパイラル
インダクタ２ａのそれぞれスルーホール３ａが設けられ
ている一端ａ，他端ｂに相当する。
【００２２】
【発明の効果】以上のように本発明にかかる高周波整合
用回路装置によれば、所望の特性を示す受動素子を同一
直方体（チップ）内に２種類以上構成したので、高周波
整合用に占める回路の面積を従来に比し約半分あるいは
それ以上縮小できる効果がある。
用回路装置によれば、所望の特性を示す受動素子を同一
直方体（チップ）内に２種類以上構成したので、高周波
整合用に占める回路の面積を従来に比し約半分あるいは
それ以上縮小できる効果がある。
【図１】本発明の一実施例による高周波整合用回路装置
の斜視図及びその等価回路図。
の斜視図及びその等価回路図。
【図２】従来例による高周波整合用回路装置の平面図及
びその等価回路図。
びその等価回路図。
【図３】本発明の第２の実施例の斜視図及びその等価回
路図。
路図。
【図４】本発明の第３の実施例の斜視図及びその等価回
路図。
路図。
【図５】本発明の第４の実施例の斜視図及びその等価回
路図。
路図。
【図６】本発明の第５の実施例の斜視図及びその等価回
路図。
路図。
１ａ，１ｂ，１ｃ ボンディングワイヤ １４ａ ボンディングワイヤ ２ａ スパイラルインダクタ ２ａ′ インダクタンス ３ａ スルーホール ４ａ 誘電体 ４ｂ 誘電体 ４ｂ′ キャパシタンス ５ａ 導体 ５ｂ，５ｃ 導体（電極） ６ａ チップキャパシタ ６ａ′ キャパシタンス ７ａ 抵抗体 ７ａ′ 抵抗 １１ａ 導体 １１ａ′ 伝送線路 １２ａ 誘電体 １３ａ 接地面 １４ａ ボンディングワイヤ １４ａ′ ワイヤインダクタンス １５ａ 高周波整合用回路装置 １５ａ′ １５ａの装置の等価回路 １５ｂ １５ａの装置の等価回路 １５ｂ′ １５ｂの装置の等価回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図２(a) は現在最も多く用いられている
インダクタンスとキャパシタとから構成した高周波整合
用回路の一例の上面図を、図２(b) はその等価回路図を
示す。高周波整合回路を構成する方法は、インダクタと
キャパシタ等の受動素子で構成するのが一般的であり、
従来技術において、実際に回路上に構成するためには、
図２(a) に示すように所望の性能をもつ受動素子、ここ
では誘電体４ａ上に設けられたスパイラルインダクタ２
ａからなるインダクタと、別の性能を持つ受動素子、こ
こではチップキャパシタ６ａからなるキャパシタとを設
け、これら間及びこれらと他の回路とをボンディングワ
イヤ１ａ，１ｃで接続させていた。そしてこれによりそ
の等価回路が、図２(b) に示すようにインダクタンス２
ａ′，ワイヤインダクタンス１ａ′，キャパシタンス６
ａ′，及びワイヤインダクタンス１ｃ′よりなるものと
して示される高周波整合回路を構成していた。
インダクタンスとキャパシタとから構成した高周波整合
用回路の一例の上面図を、図２(b) はその等価回路図を
示す。高周波整合回路を構成する方法は、インダクタと
キャパシタ等の受動素子で構成するのが一般的であり、
従来技術において、実際に回路上に構成するためには、
図２(a) に示すように所望の性能をもつ受動素子、ここ
では誘電体４ａ上に設けられたスパイラルインダクタ２
ａからなるインダクタと、別の性能を持つ受動素子、こ
こではチップキャパシタ６ａからなるキャパシタとを設
け、これら間及びこれらと他の回路とをボンディングワ
イヤ１ａ，１ｃで接続させていた。そしてこれによりそ
の等価回路が、図２(b) に示すようにインダクタンス２
ａ′，ワイヤインダクタンス１ａ′，キャパシタンス６
ａ′，及びワイヤインダクタンス１ｃ′よりなるものと
して示される高周波整合回路を構成していた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】本実施例で用いた高周波整合用回路装置１
５ａは実施例１で説明した装置であり、この高周波整合
用回路装置１５ａのスパイラルインダクタの一端は、接
地面１３ａ上に誘電体１２ａを介して形成した導体１１
ａからなる，その前段の伝送線路の終端にボンディング
ワイヤ１４ａにより接続され、上記スパイラルインダク
タの他端は同じ構成からなる，その後段の伝送線路の始
端にボンディングワイヤ１４ａにより接続されている。
このような構成とすることにより、本実施例装置は、図
４(b) で示されるような等価回路を有する高周波整合用
回路装置として作用する。図中１１ａ′は伝送線路１１
ａの等価回路、１４ａ′はボンディングワイヤのワイヤ
インダクタンス、１５ａ′は高周波整合用回路装置１５
ａの等価回路であり、図１(b) で示されたようにインダ
クタンス２ａ′とキャパシタンス４ｂ′とからなるもの
である。
５ａは実施例１で説明した装置であり、この高周波整合
用回路装置１５ａのスパイラルインダクタの一端は、接
地面１３ａ上に誘電体１２ａを介して形成した導体１１
ａからなる，その前段の伝送線路の終端にボンディング
ワイヤ１４ａにより接続され、上記スパイラルインダク
タの他端は同じ構成からなる，その後段の伝送線路の始
端にボンディングワイヤ１４ａにより接続されている。
このような構成とすることにより、本実施例装置は、図
４(b) で示されるような等価回路を有する高周波整合用
回路装置として作用する。図中１１ａ′は伝送線路１１
ａの等価回路、１４ａ′はボンディングワイヤのワイヤ
インダクタンス、１５ａ′は高周波整合用回路装置１５
ａの等価回路であり、図１(b) で示されたようにインダ
クタンス２ａ′とキャパシタンス４ｂ′とからなるもの
である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】実施例４．本実施例４は、実施例１の高周
波整合用装置を実際のＨＩＣ，ＭＩＣ上に実装した他の
例であり、その時の概略図を図５(a) に、またそのとき
の等価回路図を図(b) に示す。本実施例４は、実施例３
におけると同じ実施例１の装置１５ｂを用いているが、
ただその裏面の第２の導体５ｂを除き、第２の誘電体４
ｂを直接、後段の伝送線路１１ａ上に搭載するというよ
うに、実装方法を変えており、これにより別の特性を示
す整合用回路を得ることが可能となっている。即ち図５
(b) 中１５ｂ′は図５(a) の高周波整合用回路装置１５
ｂの等価回路であり、本実装方法によってこの等価回路
は図１(b) に示されるインダクタンス２ａ′と、キャパ
シタンス４ｂ′とを直列に接続した回路になっているも
のである。
波整合用装置を実際のＨＩＣ，ＭＩＣ上に実装した他の
例であり、その時の概略図を図５(a) に、またそのとき
の等価回路図を図(b) に示す。本実施例４は、実施例３
におけると同じ実施例１の装置１５ｂを用いているが、
ただその裏面の第２の導体５ｂを除き、第２の誘電体４
ｂを直接、後段の伝送線路１１ａ上に搭載するというよ
うに、実装方法を変えており、これにより別の特性を示
す整合用回路を得ることが可能となっている。即ち図５
(b) 中１５ｂ′は図５(a) の高周波整合用回路装置１５
ｂの等価回路であり、本実装方法によってこの等価回路
は図１(b) に示されるインダクタンス２ａ′と、キャパ
シタンス４ｂ′とを直列に接続した回路になっているも
のである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ａ，１ｂ，１ｃ ボンディングワイヤ １４ａ ボンディングワイヤ ２ａ スパイラルインダクタ ２ａ′ インダクタンス ３ａ スルーホール ４ａ 誘電体 ４ｂ 誘電体 ４ｂ′ キャパシタンス ５ａ 導体 ５ｂ，５ｃ 導体（電極） ６ａ チップキャパシタ ６ａ′ キャパシタンス ７ａ 抵抗体 ７ａ′ 抵抗 １１ａ 導体 １１ａ′ 伝送線路 １２ａ 誘電体 １３ａ 接地面 １４ａ ボンディングワイヤ １４ａ′ ワイヤインダクタンス １５ａ，１５ｂ 高周波整合用回路装置 １５ａ′ １５ａの装置の等価回路 １５ｂ′ １５ｂの装置の等価回路
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 3/08 5/02 Ａ 8941−5Ｊ 5/08 Ｌ 8941−5Ｊ Ｈ０３Ｈ 7/01 Ｚ 8321−5Ｊ
Claims (6)
- 【請求項１】 高周波整合用回路装置において、 ２種類以上の誘導性または容量性または抵抗性の受動素
子を同一直方体中に有することを特徴とする高周波整合
用回路装置。 - 【請求項２】 請求項１記載の高周波整合用回路装置に
おいて、 第１の導体上の第１の誘電体上にスパイラルインダクタ
が配置され、該スパイラルインダクタの一端がスルーホ
ールを介して上記第１の導体に接続され、 上記第１の導体下に第２の誘電体が、かつその下に第２
の導体が配置され、 上記第１の誘電体上のスパイラルインダクタによりイン
ダクタンスが構成され、上記第２の誘電体と第１，第２
の導体とによりキャパシタが構成されていることを特徴
とする高周波整合用回路装置。 - 【請求項３】 請求項２記載の高周波整合用回路装置に
おいて、 上記第２の導体の下に抵抗体が、さらにその下に第３の
導体が配置されこの両者により抵抗が構成されているこ
とを特徴とする高周波整合用回路装置。 - 【請求項４】 請求項２または３記載の高周波整合用回
路装置をハイブリッド回路上、またはモノリシック回路
上に実装してなる高周波整合用回路装置において、 上記スパイラルインダクタのスルーホールを介して上記
第２の導体に接続された上記一端でない方の他端の端子
が前段の伝送線路の終端にボンディングワイヤにより接
続され、上記第２の導体が接地され、 上記スパイラルインダクタのスルーホールを介して上記
第２の導体に接続された方の一端の端子が後段の伝送線
路の始端にボンディングワイヤにより接続されているこ
とを特徴とする高周波整合用回路装置。 - 【請求項５】 請求項２記載の高周波整合用回路装置を
ハイブリッド回路上、またはモノリシック回路上に実装
してなる高周波整合用回路装置において、 上記スパイラルインダクタのスルーホールを介して上記
第２の導体に接続された上記一端でない方の他端の端子
が前段の伝送線路の終端にボンディングワイヤにより接
続され、 上記第２の導体または上記第２の誘電体の下面が後段の
伝送線路の始端上に直接配置されていることを特徴とす
る高周波整合用回路装置。 - 【請求項６】 請求項２記載の高周波整合用回路装置に
おいて、 上記第１の導体は同一直方体中の該直方体の上面と平行
な面の全体にはなく、該第１の導体が設けられていない
部分を介して上記第１の誘電体と第２の誘電体が一体化
されており、 上記スパイラルインダクタのスルーホールを介して上記
第１の導体に接続された上記一端でない方の他端の端子
がスルーホールを介して上記第２の導体に接続され、 上記第１の誘電体上の上記スパイラルインダクタによる
インダクタンスと、上記第２の誘電体と第１，第２の導
体によるキャパシタとが並列接続された構成であること
を特徴とする高周波整合用回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254195A JPH0685593A (ja) | 1992-08-28 | 1992-08-28 | 高周波整合用回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254195A JPH0685593A (ja) | 1992-08-28 | 1992-08-28 | 高周波整合用回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685593A true JPH0685593A (ja) | 1994-03-25 |
Family
ID=17261570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254195A Pending JPH0685593A (ja) | 1992-08-28 | 1992-08-28 | 高周波整合用回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685593A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019461A1 (fr) * | 2000-08-30 | 2002-03-07 | Mitsubishi Denki Kabushiki Kaisha | Ligne haute frequence et circuit haute frequence |
| KR20050060841A (ko) * | 2003-12-17 | 2005-06-22 | 한국전자통신연구원 | 넓은 주파수대역에서의 높은 이득균일도를 갖도록 하는임피던스 정합회로 |
| WO2008036818A1 (en) * | 2006-09-20 | 2008-03-27 | Trick Audio, Llc | Sound meter for portable audio headphones |
| JP2009038203A (ja) * | 2007-08-01 | 2009-02-19 | Fujikura Ltd | 半導体装置 |
| WO2011148819A1 (ja) * | 2010-05-28 | 2011-12-01 | 日本碍子株式会社 | インピーダンス整合素子 |
| JP2016116145A (ja) * | 2014-12-17 | 2016-06-23 | Tdk株式会社 | アンテナ素子、アンテナ装置及びこれを用いた無線通信機器 |
| DE112011103767B4 (de) * | 2010-11-15 | 2020-12-31 | Sharp Kabushiki Kaisha | Halbleitereinheit |
-
1992
- 1992-08-28 JP JP4254195A patent/JPH0685593A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN102986138A (zh) * | 2010-05-28 | 2013-03-20 | 日本碍子株式会社 | 阻抗匹配元件 |
| US8878625B2 (en) | 2010-05-28 | 2014-11-04 | Ngk Insulators, Ltd. | Impedance matching device |
| EP2579459A4 (en) * | 2010-05-28 | 2016-11-16 | Ngk Insulators Ltd | IMPEDANCE ADAPTATION ELEMENT |
| DE112011103767B4 (de) * | 2010-11-15 | 2020-12-31 | Sharp Kabushiki Kaisha | Halbleitereinheit |
| JP2016116145A (ja) * | 2014-12-17 | 2016-06-23 | Tdk株式会社 | アンテナ素子、アンテナ装置及びこれを用いた無線通信機器 |
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