JPH0685674A - アナログ／デジタル変換方法 - Google Patents
アナログ／デジタル変換方法Info
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- JPH0685674A JPH0685674A JP5144891A JP14489193A JPH0685674A JP H0685674 A JPH0685674 A JP H0685674A JP 5144891 A JP5144891 A JP 5144891A JP 14489193 A JP14489193 A JP 14489193A JP H0685674 A JPH0685674 A JP H0685674A
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- 238000000034 method Methods 0.000 title claims description 9
- 230000015654 memory Effects 0.000 claims abstract description 15
- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 230000007246 mechanism Effects 0.000 claims description 15
- 238000005070 sampling Methods 0.000 claims description 3
- 238000012432 intermediate storage Methods 0.000 claims description 2
- 238000011156 evaluation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/208—Increasing resolution using an n bit system to obtain n + m bits by prediction
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 周波数変調または位相変調されたアナログ入
力信号をデジタル信号に変換する方法において、変調の
実数部及び／又は虚数部でのアナログ／デジタル変換に
対するコストを低減させる。 【構成】 入力信号Ｙの瞬時値と，中間記憶により搬送
波の所定の位相角だけ遅延された、先行の瞬時値との和
値を、語長の小さな高速アナログ／デジタル変換器３に
おいてデジタル信号に変換し、デジタル化された当該差
値信号を先行するデジタルの瞬時値分だけ低減し、当該
差値を新たな瞬時値としてデジタルで中間記憶７，７′
し、出力信号を、一方でローパスフィルタに供給１０，
１０′し、他方で差形成のために、遅延されたアナログ
の瞬時値を得るために、高精度の低速デジタル／アナロ
グ変換器２に供給する。
力信号をデジタル信号に変換する方法において、変調の
実数部及び／又は虚数部でのアナログ／デジタル変換に
対するコストを低減させる。 【構成】 入力信号Ｙの瞬時値と，中間記憶により搬送
波の所定の位相角だけ遅延された、先行の瞬時値との和
値を、語長の小さな高速アナログ／デジタル変換器３に
おいてデジタル信号に変換し、デジタル化された当該差
値信号を先行するデジタルの瞬時値分だけ低減し、当該
差値を新たな瞬時値としてデジタルで中間記憶７，７′
し、出力信号を、一方でローパスフィルタに供給１０，
１０′し、他方で差形成のために、遅延されたアナログ
の瞬時値を得るために、高精度の低速デジタル／アナロ
グ変換器２に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、周波数変調又は位相変
調されたアナログ入力信号を相応のデジタル信号に変換
する方法と該方法に従って動作するアナログ／デジタル
変換器に関する。
調されたアナログ入力信号を相応のデジタル信号に変換
する方法と該方法に従って動作するアナログ／デジタル
変換器に関する。
【０００２】
【従来の技術】通常のアナログ／デジタル変換器におい
ては、アナログ信号を変化させ得る周波数をＡ／Ｄ変換
器の遮断周波数の２倍の周波数よりも下に置かなければ
ならないということを無視した場合、変換すべきアナロ
グ信号の特性に対する利点がない。Ａ／Ｄ変換器に求め
られるコストは、所望のデジタル変換の精度と速度に依
存する。
ては、アナログ信号を変化させ得る周波数をＡ／Ｄ変換
器の遮断周波数の２倍の周波数よりも下に置かなければ
ならないということを無視した場合、変換すべきアナロ
グ信号の特性に対する利点がない。Ａ／Ｄ変換器に求め
られるコストは、所望のデジタル変換の精度と速度に依
存する。
【０００３】この場合精度とは、サンプリングされたア
ナログ信号値を変換後に表すビット数を意味する。以下
においては、８ビットのデータ語は表示に対して不正確
なものとみなされ、これに対して１４ビットのデジタル
信号値は非常に正確なものとみなされる。
ナログ信号値を変換後に表すビット数を意味する。以下
においては、８ビットのデータ語は表示に対して不正確
なものとみなされ、これに対して１４ビットのデジタル
信号値は非常に正確なものとみなされる。
【０００４】また速度とは、アナログ信号を例えば８ビ
ットのデータ語に変換するために変換器が必要とする時
間か又は１４ビット幅の信号値をアナログ信号に置換す
るために当該変換器が必要とする時間を意味する。ここ
では変換が例えば、変換器のセットリングタイムが周波
数変調された信号の搬送周波数の１／４周期に相応する
場合には、低速なものとしてみなされる。また変換器の
セットリングタイムが周期よりも小さい場合は変換が高
速なものとして示される。
ットのデータ語に変換するために変換器が必要とする時
間か又は１４ビット幅の信号値をアナログ信号に置換す
るために当該変換器が必要とする時間を意味する。ここ
では変換が例えば、変換器のセットリングタイムが周波
数変調された信号の搬送周波数の１／４周期に相応する
場合には、低速なものとしてみなされる。また変換器の
セットリングタイムが周期よりも小さい場合は変換が高
速なものとして示される。
【０００５】
【発明が解決しようとする課題】本発明の課題は、変調
の実数部（リアル部分）及び／又は虚数部（イマジナル
部分）でのアナログ／デジタル変換に対するコストを低
減させること、すなわち所定の精度での信号変換におけ
るコストの低減化である。
の実数部（リアル部分）及び／又は虚数部（イマジナル
部分）でのアナログ／デジタル変換に対するコストを低
減させること、すなわち所定の精度での信号変換におけ
るコストの低減化である。
【０００６】この課題は、変換すべきアナログ信号にお
いて別の特性を規定した場合に、すなわち変換器の使用
範囲を例えば周波数変調か又は位相変調された搬送波に
制限した場合に解決できることがわかった。この場合信
号の周波数帯域幅は制限され、搬送波周波数よりも小さ
くなる。このような搬送波では信号の変化が、周波数変
調か又は位相変調によって、搬送波に起因する速い変化
分と、変調に起因する遅い変化分に分解できる。変換に
よってベースバンドへの（ずらされたサンプリングで）
変調の混合が生ぜしめられる。この場合変調に起因する
変化分は複素量として表される。
いて別の特性を規定した場合に、すなわち変換器の使用
範囲を例えば周波数変調か又は位相変調された搬送波に
制限した場合に解決できることがわかった。この場合信
号の周波数帯域幅は制限され、搬送波周波数よりも小さ
くなる。このような搬送波では信号の変化が、周波数変
調か又は位相変調によって、搬送波に起因する速い変化
分と、変調に起因する遅い変化分に分解できる。変換に
よってベースバンドへの（ずらされたサンプリングで）
変調の混合が生ぜしめられる。この場合変調に起因する
変化分は複素量として表される。
【０００７】
【課題を解決するための手段】本発明によれば上記課題
は、入力信号の瞬時値と，中間記憶により搬送波の所定
の位相角だけ遅延された、先行する瞬時値との和値を、
語長の小さな高速アナログ／デジタル変換器においてデ
ジタル信号に変換し、デジタル化された当該差値信号を
先行するデジタル瞬時値分だけ低減し、当該差値を新た
な瞬時値としてデジタルで中間記憶し、出力信号を、一
方でローパスフィルタに供給し、他方で差形成のため
に、遅延されたアナログの瞬時値を得るために、高精度
の低速デジタル／アナログ変換器に供給するようにして
解決される。
は、入力信号の瞬時値と，中間記憶により搬送波の所定
の位相角だけ遅延された、先行する瞬時値との和値を、
語長の小さな高速アナログ／デジタル変換器においてデ
ジタル信号に変換し、デジタル化された当該差値信号を
先行するデジタル瞬時値分だけ低減し、当該差値を新た
な瞬時値としてデジタルで中間記憶し、出力信号を、一
方でローパスフィルタに供給し、他方で差形成のため
に、遅延されたアナログの瞬時値を得るために、高精度
の低速デジタル／アナログ変換器に供給するようにして
解決される。
【０００８】２つの信号成分の評価は公知の評価プロセ
ッサで行われる。
ッサで行われる。
【０００９】本発明の方法によって動作するＡ／Ｄ変換
器は従属請求項に記載される。
器は従属請求項に記載される。
【００１０】
【実施例】次に本発明の実施例を図面に基づき詳細に説
明する。
明する。
【００１１】図１では回路構成のための入力信号はＶＨ
Ｆ放送受信機の中間周波数ωの搬送波である。この搬送
波はその周波数（特性量）がｈ（ｔ）、すなわち放送プ
ログラムによって変調されている。
Ｆ放送受信機の中間周波数ωの搬送波である。この搬送
波はその周波数（特性量）がｈ（ｔ）、すなわち放送プ
ログラムによって変調されている。
【００１２】本発明によれば入力信号の瞬時値に対して
中間記憶された先行値が加算される。その後このアナロ
グ和値が語長の小さな高速アナログ／デジタル変換器に
おいてデジタル和値へ変換される。この和値から、中間
記憶された先行信号値が減算される。和信号はそれぞれ
異なる極性を有する２つの信号から形成されるので、当
該和信号は信号全体よりも小さい。この場合当該変換器
は次のように構成される。すなわち該変換器の変換範囲
が入力信号の動特性の小さな部分しか含まないように構
成される。変換範囲外の入力信号に対しては変換器はそ
れぞれ最大値を指示する。それにより個々のステップ
（幅）は以下に説明するデジタル／アナログ変換器にお
いてよりも小さくなるか又は全く同じ大きさとなる。
中間記憶された先行値が加算される。その後このアナロ
グ和値が語長の小さな高速アナログ／デジタル変換器に
おいてデジタル和値へ変換される。この和値から、中間
記憶された先行信号値が減算される。和信号はそれぞれ
異なる極性を有する２つの信号から形成されるので、当
該和信号は信号全体よりも小さい。この場合当該変換器
は次のように構成される。すなわち該変換器の変換範囲
が入力信号の動特性の小さな部分しか含まないように構
成される。変換範囲外の入力信号に対しては変換器はそ
れぞれ最大値を指示する。それにより個々のステップ
（幅）は以下に説明するデジタル／アナログ変換器にお
いてよりも小さくなるか又は全く同じ大きさとなる。
【００１３】アナログ／デジタル変換器のステップとデ
ジタル／アナログ変換器のステップが同じ大きさなら
ば、以下の例が当てはまる。
ジタル／アナログ変換器のステップが同じ大きさなら
ば、以下の例が当てはまる。
【００１４】すなわち、変換すべき入力信号全体の範囲
が０〜５Ｖで１２ビットの変換精度が要求された場合、
個々の変換ステップは約１．２２ｍＶに相応する。例え
ば６ビットの語長の入力側−アナログ／デジタル変換器
では、およそ６４×１．２２ｍＶ＝約７８ｍＶの入力範
囲をカバーできる。
が０〜５Ｖで１２ビットの変換精度が要求された場合、
個々の変換ステップは約１．２２ｍＶに相応する。例え
ば６ビットの語長の入力側−アナログ／デジタル変換器
では、およそ６４×１．２２ｍＶ＝約７８ｍＶの入力範
囲をカバーできる。
【００１５】変換器の投入接続の際には中間メモリは空
なので、最初の中間記憶される値は入力信号の完全な瞬
時値（１００％）か又はアナログ／デジタル変換器の完
全な励振領域（ダイナミックレンジ）に相応する。後続
する当該方法の経過においてこの値にそれぞれ差値が加
算されるか又は減算される。それによりいくつかのステ
ップの後で入力信号の正確な値が得られる。このことに
より語長の小さなアナログ／デジタル変換器にもかかわ
らず結果的に高精度な信号値が中間メモリに得られる。
この高精度な信号値は評価プロセッサに引続き供給され
る。
なので、最初の中間記憶される値は入力信号の完全な瞬
時値（１００％）か又はアナログ／デジタル変換器の完
全な励振領域（ダイナミックレンジ）に相応する。後続
する当該方法の経過においてこの値にそれぞれ差値が加
算されるか又は減算される。それによりいくつかのステ
ップの後で入力信号の正確な値が得られる。このことに
より語長の小さなアナログ／デジタル変換器にもかかわ
らず結果的に高精度な信号値が中間メモリに得られる。
この高精度な信号値は評価プロセッサに引続き供給され
る。
【００１６】その他に、中間メモリに含まれるデジタル
信号値はフィードバックループにおいて低速ではあるが
高精度なデジタル／アナログ変換器により回路の入力側
に必要な第２のアナログ信号に変換される。
信号値はフィードバックループにおいて低速ではあるが
高精度なデジタル／アナログ変換器により回路の入力側
に必要な第２のアナログ信号に変換される。
【００１７】図１には本発明の方法に従って動作するア
ナログ／デジタル変換器のブロック回路図が示されてい
る。このアナログ／デジタル変換器は、後置接続された
評価プロセッサに対して２つの複素数的成分の信号を供
給する。
ナログ／デジタル変換器のブロック回路図が示されてい
る。このアナログ／デジタル変換器は、後置接続された
評価プロセッサに対して２つの複素数的成分の信号を供
給する。
【００１８】入力信号Ｙには加算器１において高精度な
低速デジタル／アナログ変換器２のアナログ出力信号が
加算され、その結果得られたアナログ和信号は高速アナ
ログ／デジタル変換器３においてデジタル値に変換され
る。アナログ／デジタル変換器３の出力側には制御機構
４によって切換られる切換スイッチ５が接続されてい
る。この切換スイッチ５は当該アナログ／デジタル変換
器３の出力側を交互に、減算器６と中間メモリ７とから
形成された計算機構８と、別の減算器６′と中間メモリ
７′とから形成された計算機構８′に切換接続させる。
これらの計算機構８及び８′の出力側は、第２の切換ス
イッチ９によって切換スイッチ５と同期的にデジタル／
アナログ変換器２の入力側に交互に切換接続される。
低速デジタル／アナログ変換器２のアナログ出力信号が
加算され、その結果得られたアナログ和信号は高速アナ
ログ／デジタル変換器３においてデジタル値に変換され
る。アナログ／デジタル変換器３の出力側には制御機構
４によって切換られる切換スイッチ５が接続されてい
る。この切換スイッチ５は当該アナログ／デジタル変換
器３の出力側を交互に、減算器６と中間メモリ７とから
形成された計算機構８と、別の減算器６′と中間メモリ
７′とから形成された計算機構８′に切換接続させる。
これらの計算機構８及び８′の出力側は、第２の切換ス
イッチ９によって切換スイッチ５と同期的にデジタル／
アナログ変換器２の入力側に交互に切換接続される。
【００１９】その他にこれらの２つの計算機構８と８′
の出力信号は、デジタルローパスフィルタ１０，１０′
の所属の入力側に直接供給される。このローパスフィル
タ１０，１０′の出力信号は、系における別の使用のた
めに用いることができる。
の出力信号は、デジタルローパスフィルタ１０，１０′
の所属の入力側に直接供給される。このローパスフィル
タ１０，１０′の出力信号は、系における別の使用のた
めに用いることができる。
【００２０】２つの変換器２及び３と２つの切換スイッ
チ５及び９は、制御機構４におけるクロック発振器１１
によって中間周波数の４／（４√＋１）倍（√＝０，
１，２）の周波数と同期制御される。計算機構８及び
８′の内部動作クロックならびにアナログ／デジタル変
換器３の内部動作クロックは、変換器のクロックよりも
大きい。これらの内部動作クロックは制御機構４におけ
るクロック発振器１２によって定められる。
チ５及び９は、制御機構４におけるクロック発振器１１
によって中間周波数の４／（４√＋１）倍（√＝０，
１，２）の周波数と同期制御される。計算機構８及び
８′の内部動作クロックならびにアナログ／デジタル変
換器３の内部動作クロックは、変換器のクロックよりも
大きい。これらの内部動作クロックは制御機構４におけ
るクロック発振器１２によって定められる。
【００２１】すなわち、変換の間は以下のように経過す
る。
る。
【００２２】アナログ／デジタル変換器３が「変換」の
要求を受ける。
要求を受ける。
【００２３】変換結果とメモリ７ないし７′の内容は、
減算器６ないし６′において相互に減算され、その結果
がメモリ７ないし７′にファイルされる。
減算器６ないし６′において相互に減算され、その結果
がメモリ７ないし７′にファイルされる。
【００２４】メモリ７ないし７′の内容はローパスフィ
ルタ１０とデジタル／アナログ変換器２に引続き伝送さ
れる。
ルタ１０とデジタル／アナログ変換器２に引続き伝送さ
れる。
【００２５】デジタル／アナログ変換器２が変換を行
う。
う。
【００２６】搬送波の（４√＋１）／４周期の経過の後
で最後のアナログ／デジタル変換に関連して、次の「変
換」要求がアナログ／デジタル変換器３に発せられる
と、メモリ７及び７′並びに減算器６及び６′は動作を
交替する。
で最後のアナログ／デジタル変換に関連して、次の「変
換」要求がアナログ／デジタル変換器３に発せられる
と、メモリ７及び７′並びに減算器６及び６′は動作を
交替する。
【００２７】例えば瞬時の周波数偏差が７５ｋＨｚでサ
ンプリング／搬送周波数が１０．７ＭＨｚならば、動特
性は２０ｄＢでベース帯域信号は６０ｄＢのＳ／Ｎ比を
有するものになる。その結果、ベースバンド信号に対す
るＳ／Ｎ比の利得を考慮する下で、当該変換に後続する
ローパスフィルタリングにより次のようなことが得られ
る。すなわち、アナログ／デジタル変換器は約６ビット
で、デジタル／アナログ変換器は１２ビットの精度を有
していれば十分であることが得られる。
ンプリング／搬送周波数が１０．７ＭＨｚならば、動特
性は２０ｄＢでベース帯域信号は６０ｄＢのＳ／Ｎ比を
有するものになる。その結果、ベースバンド信号に対す
るＳ／Ｎ比の利得を考慮する下で、当該変換に後続する
ローパスフィルタリングにより次のようなことが得られ
る。すなわち、アナログ／デジタル変換器は約６ビット
で、デジタル／アナログ変換器は１２ビットの精度を有
していれば十分であることが得られる。
【００２８】
【発明の効果】本発明によれば、変調の実数部及び／又
は虚数部でのアナログ／デジタル変換に対するコストが
低減され、所定の精度での信号変換におけるコストの低
減化が可能となる。
は虚数部でのアナログ／デジタル変換に対するコストが
低減され、所定の精度での信号変換におけるコストの低
減化が可能となる。
【図１】本発明による方法を実施するためのＡ／Ｄ変換
器の実施例のブロック回路図を示した図である。
器の実施例のブロック回路図を示した図である。
１ 加算器 ２ Ｄ／Ａ変換器 ３ Ａ／Ｄ変換器 ４ 制御機構 ５ 切換スイッチ ６ 加算段 ６′ 加算段 ７ 中間メモリ ７′ 中間メモリ ８ 計算機構 ８′ 計算機構 ９ 切換スイッチ １０ ローパスフィルタ １０′ ローパスフィルタ １１ クロック発信器 １２ クロック発信器
Claims (3)
- 【請求項１】 搬送波の変調された入力信号のアナログ
／デジタル変換方法において、 入力信号（Ｙｎ）の瞬時値と，中間記憶により搬送波の
所定の位相角だけ遅延された、先行する瞬時値（Ｙｎ−
１）との和値を、語長の小さな高速アナログ／デジタル
変換器（３）においてデジタル信号に変換し、 デジタル化された当該差値信号（Ｙｎ−（Ｙｎ−１））
を先行するデジタル瞬時値（Ｙｎ−１）分だけ低減し、 当該差値を新たな瞬時値としてデジタルで中間記憶し、 出力信号を、一方でローパスフィルタ（１０）に供給
し、他方で差形成のために、遅延されたアナログの瞬時
値を得るために、高精度の低速デジタル／アナログ変換
器（２）に供給することを特徴とする、アナログ／デジ
タル変換方法。 - 【請求項２】 周波数変調か又は位相変調されたアナロ
グ信号に対するアナログ／デジタル変換器において、 第１の入力側にアナログ信号（Ｙｎ）が供給される加算
器（１）と、 該加算器（１）に後置接続された語長の小さな高速アナ
ログ／デジタル変換器（３）と、 第１の切換スイッチ（５）を介して選択的に前記アナロ
グ／デジタル変換器（３）の出力側と接続可能な、並列
に配置された２つの計算機構（８，８′）と、 入力側が第２の切換スイッチ（９）を介して選択的に前
記計算機構（８，８′）のどちらか一方の出力側と接続
可能であり、さらに出力側が前記加算器（１）の第２の
入力側と接続されている、高精度な低速デジタル／アナ
ログ変換器（２）と、 前記２つの計算機構（８，８′）の出力側と接続されて
いるデジタルローパスフィルタ（１０）とを、有してお
り、 ここにおいて前記計算機構（８，８′）のそれぞれは、
加算段（６，６′）と中間メモリ（７，７′）とからな
っており、該中間メモリ（７，７′）の出力側は一方
で、当該計算機構（８，８′）の出力側を形成し、他方
で前記加算段（６，６′）の一方の入力側と接続してお
り、これに対して該加算段（６，６′）の他方の入力側
は、当該計算機構（８，８′）の入力側を形成している
ことを特徴とする、アナログ／デジタル変換器。 - 【請求項３】 ２つのサンプリング値の間の位相角は
（４√＋１）×（ＩＩ／２），√＝０，１，２…であ
る、請求項１又は２記載の変換器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4219841A DE4219841A1 (de) | 1992-06-17 | 1992-06-17 | Verfahren zur Analog-Digital-Wandlung |
| DE4219841.0 | 1992-06-17 | ||
| US08/074,333 US5317313A (en) | 1992-06-17 | 1993-06-09 | Method and apparatus for analog/digital conversion |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685674A true JPH0685674A (ja) | 1994-03-25 |
Family
ID=25915789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144891A Pending JPH0685674A (ja) | 1992-06-17 | 1993-06-16 | アナログ／デジタル変換方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5317313A (ja) |
| EP (1) | EP0574812A3 (ja) |
| JP (1) | JPH0685674A (ja) |
| DE (1) | DE4219841A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875092A (en) * | 1986-08-15 | 1989-10-17 | Kabushiki Kaisha Toshiba | Image forming apparatus with positioning-mark forming function |
| US4878110A (en) * | 1986-08-15 | 1989-10-31 | Konishiroku Photo Industry Co., Ltd. | Color image processing apparatus which accurately registers multiple color images by counting pulses from a timer reset by a drum index signal |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW341415U (en) * | 1997-04-08 | 1998-09-21 | United Microelectronics Corp | A digital data cutting circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4204198A (en) * | 1977-12-20 | 1980-05-20 | The United States Of America As Represented By The Secretary Of The Army | Radar analog to digital converter |
| US4737728A (en) * | 1986-02-28 | 1988-04-12 | Hitachi, Ltd. | Digitally processed demodulator for quadrature modulated signals |
| KR890003136A (ko) * | 1987-07-22 | 1989-04-13 | 강진구 | 전병렬 축차 비교형 아날로그-디지탈 변환기 |
| JP3011424B2 (ja) * | 1990-01-24 | 2000-02-21 | 株式会社東芝 | Ａ／ｄ変換器 |
| US5241312A (en) * | 1992-03-09 | 1993-08-31 | Long Christopher R | High resolution analog to digital converter |
-
1992
- 1992-06-17 DE DE4219841A patent/DE4219841A1/de not_active Withdrawn
-
1993
- 1993-06-08 EP EP93109208A patent/EP0574812A3/de not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0574812A3 (de) | 1997-12-17 |
| DE4219841A1 (de) | 1993-12-23 |
| EP0574812A2 (de) | 1993-12-22 |
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