JPH0226403B2 - - Google Patents
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- JPH0226403B2 JPH0226403B2 JP54074128A JP7412879A JPH0226403B2 JP H0226403 B2 JPH0226403 B2 JP H0226403B2 JP 54074128 A JP54074128 A JP 54074128A JP 7412879 A JP7412879 A JP 7412879A JP H0226403 B2 JPH0226403 B2 JP H0226403B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
- G06F1/0335—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator the phase increment itself being a composed function of two or more variables, e.g. frequency and phase
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル回路を用いた位相変調器に
係り、特に入力アナログ信号をデイジタル信号に
変換するアナログ−デイジタル変換回路の変換速
度が遅い場合でも充分な特性が得られるデイジタ
ル位相変調器に関する。
係り、特に入力アナログ信号をデイジタル信号に
変換するアナログ−デイジタル変換回路の変換速
度が遅い場合でも充分な特性が得られるデイジタ
ル位相変調器に関する。
従来知られているデイジタル位相変調回路にお
いては、アナログ−デイジタル変換の速度が遅い
ために、位相変調が不連続になり、スプリアスが
生ずるなどスペクトル特性が悪化する欠点があ
る。本発明の目的はこのような欠点を除いたデイ
ジタル位相変調器を提供することにある。
いては、アナログ−デイジタル変換の速度が遅い
ために、位相変調が不連続になり、スプリアスが
生ずるなどスペクトル特性が悪化する欠点があ
る。本発明の目的はこのような欠点を除いたデイ
ジタル位相変調器を提供することにある。
本発明によれば、アナログ信号を入力としてこ
の信号を一定の周期でデイジタル値に変換するア
ナログ−デイジタル変換回路の出力デイジタル値
と、定められた周期毎に一定の数値を足し込む累
算回路の出力との和を計算する加算回路の出力を
アドレスとする記憶回路を設け、この記憶回路の
出力デイジタル値をアナログ量に変換し、この変
換された出力を低域通過フイルタに入力して得ら
れる信号を出力とするデイジタル位相変調器にお
いて、前記アナログ−デイジタル変換回路の出力
デイジタル値の異なる二つ以上の時刻における値
を用いて計算を行い、入力アナログ信号のサンプ
ル周期内における値を推定する内捜補間回路を、
前記アナログ−デイジタル変換回路と前記加算回
路との間に設けることによつて、前記目的を達成
できる。
の信号を一定の周期でデイジタル値に変換するア
ナログ−デイジタル変換回路の出力デイジタル値
と、定められた周期毎に一定の数値を足し込む累
算回路の出力との和を計算する加算回路の出力を
アドレスとする記憶回路を設け、この記憶回路の
出力デイジタル値をアナログ量に変換し、この変
換された出力を低域通過フイルタに入力して得ら
れる信号を出力とするデイジタル位相変調器にお
いて、前記アナログ−デイジタル変換回路の出力
デイジタル値の異なる二つ以上の時刻における値
を用いて計算を行い、入力アナログ信号のサンプ
ル周期内における値を推定する内捜補間回路を、
前記アナログ−デイジタル変換回路と前記加算回
路との間に設けることによつて、前記目的を達成
できる。
以下、図面を用いて詳しく説明する。第１図
は、従来のデイジタル位相変調器の構成を示すブ
ロツク図である。変調入力アナログ信号はアナロ
グ−デイジタル変換器２によつてデイジタル値に
変換された後、加算回路３の一方の入力となる。
一定の数値をセツトする装置５の出力は端子１０
から入力されるクロツク周期毎に足し込む累算回
路４によつて足し込まれ、加算回路３の他方の入
力となる。加算回路３の前記二つの入力はそれぞ
れ変調入力信号と搬送波信号の位相となつてい
る。すなわち、被変調波の位相をθs（ｔ）、変調入
力信号をθi（ｔ）、キヤリアの位相をθc（ｔ）とすれ
ば、 θs（ti）＝θc（ti）＋θi（ti）……(1) となる。ここで、θ（ti）はθ（ｔ）のサンプル値
を示す。また、位相は2πを法とするので、累算
回路および加算回路は2πに相当する値を法とす
る演算を行えばよい。記憶回路６は、アドレスが
θs（ti）に対して、Asin（θs（ti））を出力するもの
で、この出力によりサンプルされた位相変調波が
得られたことになる。ここで、Ａは定数である。
この出力はデイジタル−アナログ変換によつてア
ナログ量に変換された後、低域通過フイルタ８を
通すことによつて時間的に連続な信号となる。
は、従来のデイジタル位相変調器の構成を示すブ
ロツク図である。変調入力アナログ信号はアナロ
グ−デイジタル変換器２によつてデイジタル値に
変換された後、加算回路３の一方の入力となる。
一定の数値をセツトする装置５の出力は端子１０
から入力されるクロツク周期毎に足し込む累算回
路４によつて足し込まれ、加算回路３の他方の入
力となる。加算回路３の前記二つの入力はそれぞ
れ変調入力信号と搬送波信号の位相となつてい
る。すなわち、被変調波の位相をθs（ｔ）、変調入
力信号をθi（ｔ）、キヤリアの位相をθc（ｔ）とすれ
ば、 θs（ti）＝θc（ti）＋θi（ti）……(1) となる。ここで、θ（ti）はθ（ｔ）のサンプル値
を示す。また、位相は2πを法とするので、累算
回路および加算回路は2πに相当する値を法とす
る演算を行えばよい。記憶回路６は、アドレスが
θs（ti）に対して、Asin（θs（ti））を出力するもの
で、この出力によりサンプルされた位相変調波が
得られたことになる。ここで、Ａは定数である。
この出力はデイジタル−アナログ変換によつてア
ナログ量に変換された後、低域通過フイルタ８を
通すことによつて時間的に連続な信号となる。
第２図は、説明を簡単にするために変調入力信
号が直線的に増加する場合を仮定したときの、加
算回路３の入力と出力を示したものである。同図
において黒丸は時間的にサンプルされた値を示
す。同図２１，２２で示す直線はそれぞれ変調入
力および搬送波の位相を示す。搬送波の位相およ
び変調入力を同じ周期でサンプルした場合の加算
回路の出力は同図２３に示すように直線的になり
問題はない。このとき記憶回路６によつて正弦波
のデイジタル値が求められ、出力は第２図ロに示
すようになる。搬送波の位相のサンプル周期を変
調入力信号のサンプル周期よりも速くすると、同
図２２，２３上の点を矢印で示したように変化す
るので、低域通過フイルタ８を通過した信号は理
想的な場合の単一周波数にはならなくて、スプリ
アス成分が発生することになる。このような問題
は搬送波の位相をサンプルする周期を入力信号の
サンプル周期と同じにすれば解決できる。しか
し、こサンプル周期はサンプリング定理を満足し
なければならず、搬送波周波数および入力信号の
帯域で決まる被変調波の最高周波数の２倍の周波
数に相当する周期以上の速さにしなければならな
い。一般に、搬送波の周波数は入力信号の最高周
波数よりもかなり高く選ばれるので、サンプリン
グ周波数はかなり高くなる。このとき、一般にア
ナログ−デイジタル変換回路の速度は、デイジタ
ル−アナログ変換器の速度に比べて遅いので、サ
ンプリング定理を満足する周期にアナログ−デイ
ジタル変換の速度が追いつかず、位相変調が不連
続になるためスペクトル特性が悪化する問題があ
る。ここでは説明の便宜のため、入力信号が直線
的に変化する場合を考えたが、その他一般の入力
信号に対しても同様な問題があることには変りが
ない。
号が直線的に増加する場合を仮定したときの、加
算回路３の入力と出力を示したものである。同図
において黒丸は時間的にサンプルされた値を示
す。同図２１，２２で示す直線はそれぞれ変調入
力および搬送波の位相を示す。搬送波の位相およ
び変調入力を同じ周期でサンプルした場合の加算
回路の出力は同図２３に示すように直線的になり
問題はない。このとき記憶回路６によつて正弦波
のデイジタル値が求められ、出力は第２図ロに示
すようになる。搬送波の位相のサンプル周期を変
調入力信号のサンプル周期よりも速くすると、同
図２２，２３上の点を矢印で示したように変化す
るので、低域通過フイルタ８を通過した信号は理
想的な場合の単一周波数にはならなくて、スプリ
アス成分が発生することになる。このような問題
は搬送波の位相をサンプルする周期を入力信号の
サンプル周期と同じにすれば解決できる。しか
し、こサンプル周期はサンプリング定理を満足し
なければならず、搬送波周波数および入力信号の
帯域で決まる被変調波の最高周波数の２倍の周波
数に相当する周期以上の速さにしなければならな
い。一般に、搬送波の周波数は入力信号の最高周
波数よりもかなり高く選ばれるので、サンプリン
グ周波数はかなり高くなる。このとき、一般にア
ナログ−デイジタル変換回路の速度は、デイジタ
ル−アナログ変換器の速度に比べて遅いので、サ
ンプリング定理を満足する周期にアナログ−デイ
ジタル変換の速度が追いつかず、位相変調が不連
続になるためスペクトル特性が悪化する問題があ
る。ここでは説明の便宜のため、入力信号が直線
的に変化する場合を考えたが、その他一般の入力
信号に対しても同様な問題があることには変りが
ない。
第３図は、本発明の実施例の構成を示すブロツ
ク図であり、第１図と異なる点はアナログ−デイ
ジタル変換回路２の出力と加算回路３の間に補間
回路１２を設けている点にある。この補間回路１
２はアナログ−デイジタル変換器の変換速度が遅
いことを補なうために、各サンプリング点におけ
る値を用いて、サンプリング点以外における値を
推定しようとするものである。このような推定値
を求める方法としては、例えば、一次近似を行う
方法として、第４図のような内捜補間が考えられ
る。この回路の動作を第５図に示す。以下第５図
を利用しながら第４図の回路の説明を行う。入力
アナログ信号は、アナログ−デイジタル変換器２
によつてサンプリング周期Ｔごとにデイジタル値
に変換される。相続く二つの時刻tiとti+1における
サンプリング値を用いて、遅延回路４３と引き算
回路４４によつて第５図に示すΔEの値が計算さ
れる。
ク図であり、第１図と異なる点はアナログ−デイ
ジタル変換回路２の出力と加算回路３の間に補間
回路１２を設けている点にある。この補間回路１
２はアナログ−デイジタル変換器の変換速度が遅
いことを補なうために、各サンプリング点におけ
る値を用いて、サンプリング点以外における値を
推定しようとするものである。このような推定値
を求める方法としては、例えば、一次近似を行う
方法として、第４図のような内捜補間が考えられ
る。この回路の動作を第５図に示す。以下第５図
を利用しながら第４図の回路の説明を行う。入力
アナログ信号は、アナログ−デイジタル変換器２
によつてサンプリング周期Ｔごとにデイジタル値
に変換される。相続く二つの時刻tiとti+1における
サンプリング値を用いて、遅延回路４３と引き算
回路４４によつて第５図に示すΔEの値が計算さ
れる。
次に割り算回路４５によつて、必要とする補間
点数（Ｎ）に応じてΔE／Ｎが計算される。この
値は、補間するクロツク周期Ｔ／Ｎごとに、足し
込み加算を行う累算回路の入力となり、第５図の
小さな黒丸で示した補間値の時刻tiにおけるサン
プリング値に対する増加分が求められる。この増
加分は時刻tiにおけるサンプル値と加算回路４７
によつて、足し合わされ、必要とする補間点が求
められたことになる。ここで、足し込み累算回路
は、周期Ｔごとにリセツトされている。
点数（Ｎ）に応じてΔE／Ｎが計算される。この
値は、補間するクロツク周期Ｔ／Ｎごとに、足し
込み加算を行う累算回路の入力となり、第５図の
小さな黒丸で示した補間値の時刻tiにおけるサン
プリング値に対する増加分が求められる。この増
加分は時刻tiにおけるサンプル値と加算回路４７
によつて、足し合わされ、必要とする補間点が求
められたことになる。ここで、足し込み累算回路
は、周期Ｔごとにリセツトされている。
第２図に示した例においては、入力信号が時間
とともに直線的に増加する場合であるから、第４
図に示した一次補間回路は、誤差がない完全な値
を与えることになる。入力信号が直線的に増加し
ない一般的な場合にも、かなりよい近似度で補間
することができるが、その近似度を上げるために
は、三つ以上のサンプル値を用いて補間を行えば
よい。
とともに直線的に増加する場合であるから、第４
図に示した一次補間回路は、誤差がない完全な値
を与えることになる。入力信号が直線的に増加し
ない一般的な場合にも、かなりよい近似度で補間
することができるが、その近似度を上げるために
は、三つ以上のサンプル値を用いて補間を行えば
よい。
なお本発明は位相変調の場合について述べた
が、入力信号を積分した後、位相変調を行うこと
で等価的に周波数変調を行う場合にも有効である
ことは明らかである。
が、入力信号を積分した後、位相変調を行うこと
で等価的に周波数変調を行う場合にも有効である
ことは明らかである。
第１図は従来のデイジタル位相変調回路の構成
を示すブロツク図、第２図は第１図の動作を説明
するための図、第３図は本発明の実施例を示すブ
ロツク図、第４図と第５図は本発明に用いられる
補間回路の一実施例を示すブロツク図とその動作
を説明するための図である。これらの図におい
て、１は変調信号入力端子、２はアナログ−デイ
ジタル変換回路、３および４７は加算回路、４お
よび４６は一定の数値を足し込む累算回路、５は
一定の数値をセツトする回路、６は記憶回路、７
はデイジタル−アナログ変換回路、８は低域通過
フイルタ、９は出力端子、１０および４９はクロ
ツク入力端子、１１および５０は分周回路、１２
は補間回路、４２は入力端子、４３は遅延回路、
４４は引き算回路、４５は割り算回路、４８は出
力端子である。
を示すブロツク図、第２図は第１図の動作を説明
するための図、第３図は本発明の実施例を示すブ
ロツク図、第４図と第５図は本発明に用いられる
補間回路の一実施例を示すブロツク図とその動作
を説明するための図である。これらの図におい
て、１は変調信号入力端子、２はアナログ−デイ
ジタル変換回路、３および４７は加算回路、４お
よび４６は一定の数値を足し込む累算回路、５は
一定の数値をセツトする回路、６は記憶回路、７
はデイジタル−アナログ変換回路、８は低域通過
フイルタ、９は出力端子、１０および４９はクロ
ツク入力端子、１１および５０は分周回路、１２
は補間回路、４２は入力端子、４３は遅延回路、
４４は引き算回路、４５は割り算回路、４８は出
力端子である。
Claims (1)
- １ アナログ信号を入力としてこの信号を一定の
周期でデイジタル値に変換するアナログ−デイジ
タル変換回路の出力デイジタル値と、定められた
周期ごとに一定の数値を足し込む累算回路の出力
との和を計算する加算回路の出力をアドレスとす
る記憶回路を設け、この記憶回路の出力デイジタ
ル値をアナログ量に変換し、この変換された出力
を低域通過フイルタに入力して得られる信号を出
力とするデイジタル位相変調器において、前記ア
ナログ−デイジタル変換回路の出力デイジタル値
の異なる二つ以上の時刻における値を用いて計算
を行い、入力アナログ信号のサンプル周期内にお
ける値を推定する内捜補間回路を、前記アナログ
−デイジタル変換回路と前記加算回路との間に設
けたことを特徴とするデイジタル位相変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7412879A JPS55166333A (en) | 1979-06-12 | 1979-06-12 | Digital phase modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7412879A JPS55166333A (en) | 1979-06-12 | 1979-06-12 | Digital phase modulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55166333A JPS55166333A (en) | 1980-12-25 |
| JPH0226403B2 true JPH0226403B2 (ja) | 1990-06-11 |
Family
ID=13538239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7412879A Granted JPS55166333A (en) | 1979-06-12 | 1979-06-12 | Digital phase modulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55166333A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4584541A (en) * | 1984-12-28 | 1986-04-22 | Rca Corporation | Digital modulator with variations of phase and amplitude modulation |
| US4628286A (en) * | 1985-04-17 | 1986-12-09 | Rca Corporation | Digital frequency modulator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5243308A (en) * | 1975-10-01 | 1977-04-05 | Fujitsu Ltd | Signal transmitting system |
-
1979
- 1979-06-12 JP JP7412879A patent/JPS55166333A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55166333A (en) | 1980-12-25 |
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