JPH0687191B2 - ラスタスキヤン表示装置用垂直カ−ソルデ−タ発生装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示スクリーン上にクロスヘアカーソルを表
示することができるラスタスキャン表示装置、特にその
垂直カーソルデータ発生装置に関する。

［従来技術］ ラスタスキャン表示装置、特にグラフィック表示装置に
おいては、第４図に示すように表示スクリーン10上の所
望の座標点を指定したり、表示図形の一部を指定するた
めに、水平カーソル12と垂直カーソル14とからなるクロ
スヘアカーソル18を用いることが多い。従来のクロスヘ
アカーソル発生器を含む比較的低いピクセルレートのピ
クセルデータ発生装置のブロック図を第５図に示す。表
示スクリーン10に１対１に対応したピクセルデータを有
するビットマップメモリ（BMM）55の分解能を例えば640
x480とすると、BMM55は夫々バス27とバス46を介して10
ビット水平（Ｘ）カウンタ22と９ビット垂直（Ｙ）カウ
ンタ42とによりアクセスされる。バス27はバス26の上位
の部分であり、Ｘカウンタ22が所定個のピクセルクロッ
クを受ける毎にBMM55は同数のピクセルデータを56に並
列出力する。この並列出力データはＸカウンタ22の所定
のビット出力23によるロード信号に応じてシフトレジス
タ（S/R）60に取り込まれる。シフトレジスタ60はこの
ピクセルデータをピクセルクロックにしたがって出力線
61に直列にシフト出力する。Ｘカウンタ22はこの例では
カウント639で０にリセットされる。一方、Ｙカウンタ4
2は水平同期パルス（Ｈ−sync）をそのクロック入力端
に受けて、ラスタの各走査線毎にバス46のアドレスデー
タを変化させる。Ｙカウンタ42はカウント479で０にリ
セットされる。かくして、シフトレジスタ60の出力線61
にはBMM55の画像に対応したピクセルデータが順次出力
される。

第５図においてカーソル発生器は、Ｘカウンタ22、Ｘ比
較器28、ラッチ回路30を含む垂直カーソル発生回路21
と、Ｙカウンタ42、Ｙ比較器48、ラッチ回路50を含む垂
直カーソル発生回路41とから成る。ラッチ回路30及びラ
ッチ回路50にはユーザの指示に従ってプロセッサ（CPU:
図示せず）から夫々Ｙカーソル14のＸ座標及びＸカーソ
ル12のＹ座標がバス34、35を介してロードされる。ラッ
チ回路30のＸ座標データは、ピクセルクロック毎に歩進
していくＸカウンタ22の出力データとＸ比較器28で比較
され、両データが一致したとき、即ちピクセル走査がＹ
カーソル14に達したときＸ比較器28は信号線29に出力を
発生する。この信号は最終的に表示スクリーン10上でＹ
カーソル14上の１ピクセルを付勢（輝度変調または色変
調）する。同様に、ラッチ回路50のＹ座標データは走査
線毎に進歩していくＹカウンタ42の出力データと、Ｙ比
較器48で比較され、両データが一致したとき、即ちピク
セル走査がＸカーソル12に達したとき、Ｙ比較器48はそ
の出力線49に信号を発生する。この信号はＸカーソル12
に対応する１走査線の間継続してピクセルを付勢する。
Ｘ比較器28とＹ比較器48の両出力29、49は、ORゲートの
如きゲート58で合成され、このゲート58の出力59は更
に、排出的論理和（EOR）ゲートの如きゲート62により
シフトレジスタ60からのピクセルデータと合成される。
ゲート62の出力ピクセルデータは陰極線管のごときラス
タスキャン表示手段（図示せず）を駆動する。このよう
にして、クロスヘアカーソル18は、表示スクリーン10上
に任意の位置に表示画像と重畳して表示させることがで
きる。

しかし、例えば分解能1280x1024のより高ピクセルレー
トのラスタスキャン表示装置においては、第５図の垂直
カーソルデータ発生回路21のようなカーソル発生手法で
は素子の動作速度が追い付かなくなる。

この問題を解決するために、第７図に示すような垂直カ
ーソルデータ発生回路65が従来使用されている。この回
路ではプロセッサからＹカーソルの11ビットＸ座標デー
タがラッチ回路64にロードされ、ラッチ回路64の出力デ
ータのうち上位８ビットが、11ビットＸカウンタ72の上
位８ビットと比較器78で比較される。このことは、ピク
セル走査がＹカーソル14のＸ座標に達したかどうかを検
出するのではなく、第６図に示すように表示スクリーン
を複数の縦ブロック16に分割してピクセル走査がＹカー
ソル14の属する縦ブロック16に達したかどうかを検出し
ていることになる。これによって、比較器78の動作速度
の問題は無くなる。ラッチ回路64の出力データの下位３
ビットは、TTLレベルからECLレベルへ信号レベルを変換
するレベル変換器63を介してダウンカウンタ68の並列デ
ータ入力端に印加される。Ｘカウンタ72のデータがラッ
チ回路64からのデータと一致すると比較器78の出力がレ
ベル変換器69を介してＤフリップフロップ73のクロック
入力端子に入力される。フリップフロップ73のＤ入力端
は接地されているのでそのＱ出力端に低信号を出力す
る。この低出力はＤフリップフロップ74のＤ入力端に接
続されており次のピクセルクロックでフリップフロップ
74のＱ出力が低になる。フリップフロップ74のＱ出力は
ダウンカウンタ68のロード入力端LD及びフリップフロッ
プ75のクリア入力端CLRに印加され、ダウンカウンタ68
のカウント動作をイネーブルすると共にフリップフロッ
プ75のウリア状態を解除する。ダウンカウンタ68のLD入
力端に高Ｑ出力が与えられている間に、ダウンカウンタ
68にはピクセルクロックに従ってＸ座標の下位３ビット
がレベル変換器63を介してロードされている。そこでLD
入力端に低信号が印加されるとダウンカウンタ68は次の
ピクセルクロックからダウンカウントを開始し内容が０
になったらボロー出力端Ｂから高信号をフリップフロッ
プ75のＤ入力端に出力する。フリップフロップ75は次の
ピクセルクロックでＱ出力端からゲート58（第５図：但
しECL回路）へ高信号を発生する。この高信号はフリッ
プフロップ73のプリセット入力端PRにも印加されるの
で、フリップフロップ73のＱ出力が高になり次のピクセ
ルクロックでフリップフロップ74のＱ出力も高に戻って
ダウンカウンタ68の新たなロード動作を可能にすると共
にフリップフロップ75をクリア状態にする。これによっ
てフリップフロップ75から１ピクセルの間、高信号が出
力され、Ｙカーソル14上の１ピクセルが付勢される。こ
の回路によればフリップフロップ74及び75によって２ピ
クセルクロック分の遅延が生じるので第５図のピクセル
データ側にも同様の遅延を与える必要がある。第６図の
縦ブロック16の数は８個であるが第７図の例では160個
である。ブロックの右肩に”・”を付したダウンカウン
タ68、レベル変換器63、69及びフリップフロップ73、7
4、75は高速動作のECL回路である。またＸカウンタ72の
下位の一部もECL回路で構成される。ECL回路はTTL回路
に比べて高価なので、一般に低速部分にはTTL回路を用
いる。Ｘカーソルデータ発生回路についてはビット数が
増える以外第５図の場合と同様である。

［発明が解決しようとする問題点］ 表示スクリーンの分解能が更に高くなった場合、例えば
2048x1536、60Hzノンインタレースの場合ピクセルレー
トは240MHzにもなる。このとき第７図に示した従来の垂
直カーソルデータ発生回路65では、ダウンカウンタ68の
ピクセルクロックからＢ出力への伝播遅延時間が問題と
なる。即ち、ピクセルクロックの周期が約4nSであるの
にたいし、ダウンカウンタ68の遅延時間が約4.5nSであ
り且つこの値は温度変化等により変動するので、フリッ
プフロップ75の出力に１ピクセルクロック分の誤差が出
る恐れがある。よって、Ｙカーソル14の位置が正確に定
まらないという問題が生じる。また回路が複雑でありピ
クセルデータ側との位相調整を必要とする。

従って、本発明の目的は、簡単な回路で高ピクセルレー
トに対応できるラスタスキャン表示装置用垂直カーソル
データ発生装置を提供することである。

［問題を解決するための手段］ 本発明のラスタスキャン表示装置用垂直カーソルデータ
発生回路は、ピクセルクロックを計数するＮ（２以上の
整数）ビットカウンタと、クロスヘアカーソルを構成す
る垂直カーソルの水平座標データの上位ｎ（Ｎ未満の正
の整数）ビットを上記カウンタの出力の上位ｎビットと
比較して両データの一致を検出する比較器と、上記水平
座標データの下位（Ｎ−ｎ）ビットをデコードするデコ
ーダ手段と、上記比較器の出力に応じて上記デコーダ手
段の出力データが並列にロードされ、該ロードデータを
ピクセルクロックにより垂直シフト出力する^(N-n⁾ビッ
トシフトレジスタとを具えるようにしたものである。

［作用］ 本発明のラスタスキャン表示装置用垂直カーソルデータ
発生回路では、表示スクリーンを複数の縦ブロックに分
割し、Ｙカーソル14の属する縦ブロックに対応したＹカ
ーソルＸ座標上位ビットをＸカウンタの出力と比較して
ピクセル走査が当該ブロックに達したことを検出し、こ
の検出信号に応じてＹカーソルＸ座標下位ビットのデコ
ード出力をシフトレジスタに並列にロードし、ピクセル
クロックに従って直列シフト出力する。本発明ではＹカ
ーソルＸ座標下位ビットのデコード出力をシフトレジス
タに並列にロードし、ピクセルクロックに従って直列シ
フト出力するようにしたので、高ピクセルレートのラス
タスキャン表示装置に使用して好適な垂直カーソルデー
タ発生回路が得られる。

［実施例］ 第１図は本発明のラスタスキャン表示装置用垂直カーソ
ルデータ発生回路の第１実施例のブロック図である。第
７図と同様の構成要素には同じ参照符号を付してある。
このラスタスキャン表示装置の分解能を2048x1530、ピ
クセルレートを240MHzとする。垂直カーソルデータ発生
回路71のラッチ回路80にはＹカーソル14の11ビットＸ座
標の上位のビット（例えば８ビット）のみがロードされ
る。比較器78ではラッチ回路80のデータと11ビットＸカ
ウンタ72の上位の同数のビットが比較される。ピクセル
走査がＹカーソル14のＸ座標に達したかどうかを検出す
るのではなく、表示スクリーンを複数の縦ブロック16に
分割してピクセル走査がＹカーソル14の属する縦ブロッ
ク16に達したかどうかを検出することは第７図の回路と
同様である。但し、１ブロック16のピクセル幅を同じと
すれば、この実施例でのブロック数は256になる。ラッ
チ回路90にはバス94を介してプロセッサから、ブロック
16内でのＹカーソル14の位置を表わすＹカーソルパター
ンデータがロードされる。このＹカーソルパターンデー
タはＹカーソル14のＸ座標の下位数ビット（この例では
３ビット）をデコードしたものである。ラッチ回路90の
出力データはTTLレベルからECLレベルへ信号レベルを変
換するレベル変換器88を介してシフトレジスタ84の並列
入力端へ印加される。このデータは、比較器78からレベ
ル変換器79を介してLD入力端へ印加される信号に応じ
て、シフトレジスタ84にロードされる。シフトレジスタ
84は、ピクセル走査中常時ピクセルクロックを受けてシ
フト動作を継続しておりラッチ回路90からのデータがロ
ードされないときは、接地された直列入力端からの０信
号をシフトする。ピクセル走査がＹカーソル14の属する
ブロック16に達すると比較器78からロード信号が出力さ
れ、ラッチ回路90からのデータがシフトレジスタ84にロ
ードされる。次のピクセルクロックから、シフトレジス
タ84にロードされたブロック16内の８ピットＹカーソル
パターン（Ｘ座標の下位３ビットに対応）がシフトさ
れ、ゲート58及びゲート62を介してピクセルデータに重
畳される。但し、両ゲートは第５図の場合と異なりECL
回路で構成する必要がある。ブロックの右肩に”・”を
付したシフトレジスタ84、ラッチ回路90、レベル変換器
79、88及びＸカウンタ72の下位３ビットの回路は前述し
たように高速動作のECL回路である。Ｘカーソルデータ
発生回路41についてはビット数が増える以外第５図の場
合と同様である。シフトレジスタ84のクロック入力から
シフト出力までの伝播遅延時間は、ECL回路で2.2nS程度
でありピクセルクロック周波数4nSより小さく、且つこ
の遅延はピクセルデータ用のシフトレジスタ（第５図の
60に対応）の遅延と略同じなので両者間の位相調整も必
要ない。

次に第２図を参照して、本発明の第２実施例を説明す
る。この実施例においても第１実施例と同様Ｙカーソル
パターンデータがシフトレジスタ84にロードされるが、
第１実施例と異なる点は、Ｙカーソルパターンデータを
プロセッサで発生するのではなく、デコーダ108で発生
することである。デコード108は、11ビットラッチ回路1
04にラッチされたＹカーソル14のＸ座標データの下位３
ビットを、レベル変換器106を介して受け、その８ビッ
トデコード出力をシフトレジスタ84の並列入力端に与え
る。デコーダ108の真理値表は次の如くである。

真理値表 入力 出力 000 00000001 001 00000010 010 00000100 011 00001000 100 00010000 101 00100000 110 01000000 111 10000000 デコーダ108の出力はレベル変換器79を介して与えられ
る比較器の出力信号に応じてシフトレジスタ84にロード
され、ピクセルクロックに同期してゲート58（第５図）
へシフト出力される。デコーダ108は必ずしもECL回路で
ある必要はないが、これをECL回路としたのは、その後
段にレベル変換器106を設ければレベル変換器が８個要
るのに対し、前段に設ければ３個で済むからである。実
際のレベル変換器は、モトローラ社製MC10124の如き比
較的高価なデバイスであり、このデバイスは１チップに
４個のレベル変換器を含んでいる。よって、第１実施例
では３個のデバイスを必要とするがこの実施例では１個
のデバイスを用いればよく、必要な配置スペースや配線
数も少なくて済む。また、第１実施例では、Ｙカーソル
14のＸ座標に基づいてプロセッサがＹカーソルパターン
を発生するのに対し、この実施例では専用のデコーダ10
8でデコード処理するのでプロセッサの負担を軽減する
ことができる。

尚、本発明の垂直カーソルデータ発生回路をカラーのラ
スタスキャン表示装置に適用する場合、第５図のゲート
62の代わりに第３図のような回路を用いる。シフトレジ
スタ115R,115G,115Bは、ロード信号に応じて各ピクセル
データR,G,Bを取り込み、ピクセルクロックにしたがっ
てデータセレクタ117R,117G,117Bの各Ａ入力端にシフト
出力する。データセレクタ117の各Ｂ入力端は、プロセ
ッサからのカラーコードを保持したラッチ回路119の対
応出力ビットを受ける。データセレクタ117は、ゲート5
8（第５図）からのカーソルデータにしたがってＡ又は
Ｂ入力を選択出力する。この構成により、カーソルを構
成するピクセルに対してラッチ回路119の出力が選択さ
れ、カーソルはカラーコードで指定された色で表示され
る。

以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく種々の変形変更が行えること
は当業者には明らかであろう。例えば、クロスヘアカー
ソル18は表示スクリーン10全体に表示されるようにした
が、交差部分のみ表示されるようにしてもよい。そのた
めにはＹカーソルを例にとれば、ウインドウ比較器でＹ
カウンタの出力を交差部分の前後の基準データと比較し
て交差部分の近くでのみシフトレジスタ84にロード信号
を与えるようにすればよい。また、表示スクリーンのブ
ロック16の個数及び１つのブロック16内のピクセル数は
実施例と異なってもよい。

［発明の効果］ 上述の如く本発明のラスタスキャン表示装置用垂直カー
ソルデータ発生回路によれば、Ｙカーソル14の属するブ
ロックに対応したＹカーソルＸ座標下位ビットをデコー
ドし、このデータを比較器78の出力に応じてシフトレジ
スタに並列にロードするとともにピクセルクロックに従
って直列シフト出力するようにしたので、高ピクセルレ
ートのラスタスキャン表示装置に使用して好適な垂直カ
ーソルデータ発生回路が得られる。また、回路構成も比
較的簡単になる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は本
発明の第２実施例のブロック図、第３図はカラーのラス
タスキャン表示装置に本発明を適用するためのカーソル
データとピクセルデータの重畳方法を説明するブロック
図、第４図はクロスヘアカーソルの表示スクリーン図、
第５図は従来のカーソル発生器を含むラスタスキャン表
示ピクセルデータ発生回路のブロック図、第６図は本発
明が採用した従来の垂直カーソルデータ発生手法を説明
するための表示スクリーン図、第７図は第６図の垂直カ
ーソルデータ発生手法を採用した従来の垂直カーソルデ
ータ発生回路のブロック図である。 図において、72はＮビットカウンタ、78はｎビット比較
器、84は2^(N-n⁾ビットシフトレジスタ、108はデコーダ
である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ピクセルクロックを計数するＮ（２以上の
   整数）ビットカウンタと、 クロスヘアカーソルを構成する垂直カーソルの水平座標
   データの上位ｎ（Ｎ未満の正の整数）ビットを上記カウ
   ンタの出力の上位ｎビットと比較して両データの一致を
   検出する比較器と、 上記水平座標データの下位（Ｎ−ｎ）ビットをデコード
   するデコーダ手段と、 上記比較器の出力に応じて上記デコーダ手段の出力デー
   タが並列にロードされ、該ロードデータをピクセルクロ
   ックに従って直列シフト出力する2^(N-n⁾ビットシフトレ
   ジスタと を具えたことを特徴とするラスタスキャン表示装置用垂
   直カーソルデータ発生装置。