JPH0687536B2 - 相補的入力回路 - Google Patents

相補的入力回路

Info

Publication number
JPH0687536B2
JPH0687536B2 JP62057034A JP5703487A JPH0687536B2 JP H0687536 B2 JPH0687536 B2 JP H0687536B2 JP 62057034 A JP62057034 A JP 62057034A JP 5703487 A JP5703487 A JP 5703487A JP H0687536 B2 JPH0687536 B2 JP H0687536B2
Authority
JP
Japan
Prior art keywords
node
voltage
input
input terminal
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62057034A
Other languages
English (en)
Other versions
JPS62268211A (ja
Inventor
バーバラ・アレン・チヤペル
スタンレー・エベレツト・シユスター
Original Assignee
インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション filed Critical インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション
Publication of JPS62268211A publication Critical patent/JPS62268211A/ja
Publication of JPH0687536B2 publication Critical patent/JPH0687536B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit

Landscapes

  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 この発明は一般的に入力回路に関するものであり、詳細
にいえば外部入力の状態を集積回路チツプの内部信号線
へ転送するために使われる、非線型フロント・エンドを
有する相補型入力回路に関するものである。
B.従来技術 バイポーラ論理レベル、たとえばトランジスタ・トラン
ジスタ論理（TTL）回路で生成されるものなどを、電界
効果トランジスタ（FET）論理レベルに変換する多くの
回路が、従来技術で知られている。このような変換回路
が必要になるのは、TTL回路とFET回路の両方が現代のデ
ータ処理システムに使われているからである。たとえ
ば、スタテイツク・ランダム・アクセス・メモリ（RA
M）およびダイナミツクRAMは典型的な場合、集積密度を
高め、電力損失を低くするためにFETを用いて製造さ
れ、高密度集積および低電力損失という利点を有してい
る。しかしながら、バイポーラ論理回路はより高速な動
作速度を有しており、したがつてメイン・メモリ用の制
御論理回路に使用されることがしばしばある。それ故、
バイポーラ回路とFET回路との間のインタフエースを改
善し、インタフエースがない場合には互換性のない論理
電圧レベルを解決することが常に必要とされている。
代表的な周知の特許および刊行物を以下に挙げ、当技術
分野の現状を示す。
米国特許第4441039号は２つのスイツチング・トランジ
スタを含んでいる型式の交差結合ラツチ用のアドレス入
力バツフアを開示している。アドレス入力バツフア回路
はソース電極がラツチ・ノードの一方に接続されてお
り、アドレス入力電圧がゲートに接続されている第１空
乏デバイスを含んでいる。第２空乏デバイスのソース電
極はもう一方のラツチ・ノードと、ゲートに接続されて
いる。なぜなら、ラツチ両端における電圧差が２つの空
乏デバイスの間の可変電流の差の関数になるのは、一方
の空乏デバイスのゲートからソースへの電圧が一定であ
り、他方の空乏デバイスのゲートからソースへの電圧
が、アドレス入力電圧のレベルにしたがつて変化するか
らである。それ故、アドレス入力電圧が一定の基準電圧
と比較されることはなく、またラツチをオンにするため
に、基準電圧およびアドレス電圧を容量的に昇圧する必
要はなくなる。
米国特許第4418401号は部分的に交差結合されたRAMセル
を示しており、このセルはパルス化されたドレン電圧が
オンとなつたときに予測可能な初期記憶状態を有してお
り、さらに初期オン間隔のあとで、２進１またはゼロの
いずれかを記憶する対称的な態様で作動する。
米国特許第4406956号はソース電極とゲート電力とが共
通に接続されている、第１および第２電界効果トランジ
スタを有するレベル・コンバータを示している。バイポ
ーラ入力信号を共通ソース接続で受け取ると同時に、ゲ
ート電極は閾電圧にバイポーラ入力論理の最も低い高い
可能性のある２進レベルを加えたものに等しい固定基準
電位を受け取る。第１のFETのドレン電極は、レベル・
コンバータの出力端子とソース・フオロウFETのソース
電極に接続されている。第２のFETのドレン電極は負荷
デバイスに接続され、かつソース・フオロウFETのゲー
トに接続されている。
IBMテクニカル・デイスクロージヤ・ブルテン、Vol.2
2、No.8B、1980年１月、pp.3751−２のバーンスタイン
他（Bernstein etal）による「TTL−FET論理レベル・コ
ンバータ（TTL to FET Logic Level Converter）」とい
う記事は、入力信号を受け取り、基準電圧を使用する比
較器として機能するFETを示している。入力FETに対する
閾電圧を考慮することは、希望する基準電圧に、入力FE
Tとして同一のチツプ上に存在する第２のFETの閾電圧を
加えたものに等しいゲート電圧を印加することによつて
削減される。
C.発明が解決しようとする問題点 したがつて、この発明の目的は外部入力の状態を、集積
回路チツプの内部信号線へ転送するための良好なレベル
検出を行なう高速で、低電力の入力回路を提供すること
である。
この発明の他の目的はダイナミツクCMOS・RAMおよびス
タテイツクCMOS・RAMの両方に特に有用で、しかもさま
ざまな入力条件に対するアドレス・トランジスタの間の
スキユーが最低であることを特徴とする入力回路を提供
することである。
D.問題点を解決するための手段 この発明によれば、非線型フロント・エンドと「部分的
に」交差結合されたラツチを有する相補型の入力回路が
与えられる。非線型フロント・エンドは入力電圧が基準
電圧に閾電圧を加えたものを超えるまで、出力電圧を与
えない。プリチヤージ電圧が高い待機状態において、
「部分的に」交差結合されたラツチの出力ノードは両方
とも低い電圧にクランプされる。プリチヤージ電圧が低
くなることによつて、サイクルが開始される。「部分的
に」交差結合されたラツチは入力電圧が弱いレベルのも
のであつても検知し、集積回路チツプへの電圧の転送を
行ない、転送の完了後に直流電力の損失を生じないもの
である。非線型フロント・エンドと「部分的に」交差結
合されたラツチの組合せは、良好なレベルの検出を行な
い、アドレス遷移間のスキユーを最低とし、かつ低電力
で迅速な動作を行なうものである。
E.実施例 この発明の回路の動作および新規な特徴は、まず第１図
の単純化された回路図を、第２図に示したグラフと共に
考察することによつて、最もよく理解される。非線型フ
ロント・エンドはｎチヤンネル電力効果トランジスタ
（FET）デバイス１とｐチヤネルFETデバイス２からなつ
ており、そのそれぞれのソース電極とドレン電極がノー
ドａとアドレス入力（Ade In）電圧端子の間に直列に接
続されている。基準電圧VRはFETデバイス２のゲートに
接続されており、非線型フロント・エンド回路の出力は
ノードａでFETデバイス５のゲートに接続されている。
さらに、ｎチヤネルFETデバイス９がノードａと接地と
の間に接続されている。FETデバイス９のゲートはそれ
ぞれ相補型のｎチヤネルFETデバイス25およびｐチヤネ
ルFETデバイス26で構成されるインバータによつて駆動
されており、インバータのゲートはFETデバイス１およ
び２の共通結線に接続されている。
第１図に示した非線型フロント・エンド回路の基本的な
概念は、第２図に示すように、入力電圧が基準電圧VRに
FETデバイス２のｐチヤネル閾電圧VTRを加えたものを超
えない限り、入力レベルをノードａにおいて接地電圧に
固定しておくことである。前者の状態の場合、ノードａ
における電圧は、ノードｅにおける電圧未満の閾電圧よ
りも低いさまざまな電圧に対するAdr In電圧と等しく、
Adr In電圧のレベルが高くなると、ノードｅの下の閾電
圧にとどまる。サイクルのプリチヤージ部分において、
FETデバイス１はオンである。Adr In電圧がVR＋VTPより
も低くなると、ノードａはFETデバイス９を介して接地
電圧まで放電を行なう。この入力条件の場合、FETデバ
イス２はオフであり、FETデバイス25および26で構成さ
れたインバータの出力は高くなり、ノードａは接地電圧
にクランプする。Adr In電圧がVR＋VTPよりも高くなつ
た場合、FETデバイス25および26からのインバータ出力
は低くなり、FETデバイス９はオフとなり、ノードａはF
ETデバイス２を介してAdr In電圧（すなわちVe−VT）と
なる。それ故、非線型フロント・エンド回路は第２図に
示す電圧特性を有することになる。
基準電圧は接地電位その他の電圧のいずれかとなる。ｐ
チヤネル閾電圧にほぼ等しい基準電位を発生する単純な
回路の例を、第３図に示す。この基準電圧発生器は電圧
Ｖのソースと接地との間の直列の相補型のｎチヤネルお
よびｐチヤネル・ダイオードが接続されたFETデバイス
からなつており、少量の直流電力を散逸させる。
第１図に示した非線型フロント・エンドと「部分的に」
交差結合された相補型ラツチを組み合わせたものを、第
４図に示す。相補型のラツチはノードｆと接地との間
で、それぞれが一対のｎチヤネルFETデバイス６および
７と直列に接続された一対のｐチヤネルFETデバイス４
および５からなつている。相補型ラツチが「部分的に」
交差結合されているというのは、ｐチヤネルFETデバイ
ス５のゲートがラツチの対向するノードｂに接続されて
いないが、ノードａには接続され、それ故、非線型フロ
ント・エンド回路を介してAdr In電圧に接続されている
からである。ラツチのノードｆはｐチヤネルFETデバイ
ス３を介して、電圧Vbbのソースに接続されている。FET
デバイス３のゲートはプリチヤージ入力PC1に接続され
ている。
「部分的に」交差結合されたラツチの対向するノードｂ
およびｃは、それぞれインバータ／ドライバ対に接続さ
れている。詳細にいうと、相補型のｎチヤネルFETデバ
イス11およびｐチヤネルFETデバイス12で構成された第
１インバータ／ドライバはノードｂと、相補型のｎチヤ
ネルFETデバイス13およびｐチヤネルFETデバイス14で構
成された第２インバータ／ドライバとの間に接続されて
いる。第２インバータ／ドライバの出力は、集積回路チ
ツプの内部アドレス線（ADR）に接続されている。相補
型のｎチヤネルFETデバイス15およびｐチヤネルFETデバ
イス16で構成された第３インバータ／ドライバと、ｎチ
ヤネルFETデバイス17およびｐチヤネルFETデバイス18で
構成された第４インバータ／ドライバは、ラツチのノー
ドｃを相補型つまり▲▼の内部アドレス線に結合
している。さらに、ラツチのノードｂおよびｃはｎチヤ
ネルFETデバイス23および24を介して、接地へ接続され
ている。FETデバイス23および24のゲートは共に、プリ
チヤージ入力PC1に接続されている。
第４図に示す入力回路の説明を終るが、なお、ノードａ
はｐチヤネルFETデバイス８に接続されており、このデ
バイスのソースは電圧Vddに、またゲートはノードｄに
接続されている。非線型入力回路のノードｅはｎチヤネ
ルFETデバイス19および20と、ｐチヤネルFETデバイス21
および22で構成された回路に接続されている。FETデバ
イス21および22は、電圧Vddのとノードｅの間に直列に
接続されており、またFETデバイス19および20はノード
ｅと接地との間に並列に接続されている。FETデバイス1
9および21のゲートは共に、内部アドレス線▲▼
に接続されており、FETデバイス20および22のゲートは
共に、内部アドレス線ADRに接続されている。最後に、F
ETデバイス１および２の共通結線、ノードｇはｎチヤネ
ルFETデバイス10を介して、接地結合されており、デバ
イス10のゲートは内部アドレス線▲▼に接続され
ている。
待機状態において、PC1は高く、ラツチのノードｂおよ
びｃをFETデバイス23および24を介して低電圧にクラン
プしている。FETデバイス３はオフであり、PC1は高くな
つている。PC1が低くなつて、ｎチヤネルFETデバイスを
オフにし、ｐチヤンネルFETデバイスをオンにすると、
活動サイクルが開始される。
非線型フロント・エンドのノードａの電圧が高い、すな
わちAdr In電圧がVR＋VTPよりも高い場合を、まず考察
する。PC1が低下すると、FETデバイス３はオンになり、
ｐチヤネルFETデバイス４および５のソースの共通結
線、ノードｆの電圧は上昇を開始する。ノードｆが接地
電圧よりも高いｐチヤネル閾電圧になると同時に、FET
デバイスがオンになるのは、そのゲートが接地電位のノ
ードｃに接続されているからである。しかしながら、ノ
ードｆがノードａの電圧（VTP＋Adr In）よりも高くな
るまで、FETデバイス５はオフのままである。FETデバイ
ス４がオンになると、ノードｂの電圧が上昇を開始す
る。ノードｂの電圧がFETデバイス７の閾電圧に達する
と同時に、オン状態のFETデバイス７によつてノードｃ
は効果的に接地電位に保持される。さらに、ノードｂの
電圧が上昇することによつて、FETデバイス11および12
で構成されたインバータ／ドライバ段は状態を切り換え
る。ノードｄ（インバータ／ドライバ段の出力）の電圧
が降下すると、インバータ／ドライバ段のFETデバイス1
3および14が状態を切り換える結果として、内部アドレ
ス線ADRの電圧は高くなる。また、ノードｄの電圧が降
下すると、FETデバイス８（そのドレンはノードａに接
続されている）はオンになり、ノードａの電圧をVddに
引き上げる。内部アドレス線ADRの電圧が高くなると、F
ETデバイス19、20、21および22で構成された段も状態を
変える。その出力ノードｅの電圧が降下すると、FETデ
バイス１はオフとなり、ノードａの電圧は自由にVddま
で上昇する。高電圧のAdr In電圧に対する「部分的に」
交差結合された相補型のラツチの最終状態は、ノードｂ
をVddに、またノードｃを接地電圧にする。Adr Inのレ
ベルが弱いものであつても、転送の完了後の直流電力の
散逸はない。
次に、非線型フロント・エンドのノードａの電圧が、サ
イクルの開始時に接地電圧になつている場合（Adr In電
圧はVR＋VTP未満である）を考察する。PC1が低くなり、
FETデバイス３をオンにすると、ノードｆの電圧は上昇
を開始する。ノードｆの電圧がノードａおよびｃ上でｐ
チヤネルの閾電圧まで上つた場合、FETデバイス４およ
び５の両方はオンになり始める。ノードａは基本的に接
地電位に固定されているが、ノードｃの電圧はFETデバ
イスがオンになると、上昇する。したがつて、ゲートと
して電圧の上昇したノードｃを有しているFETデバイス
４の導電性は、FETデバイス５よりも低くなる。このこ
とはノードｂをノードｃよりも緩やかに充電させ、かつ
FETデバイス６および７からなる「部分的に」結合され
たラツチにノードｃを高い電圧に、またノードｂを低い
電圧に設定させる。ノードｃはVddまで充電され、ノー
ドｂはFETデバイス６によつて接地電圧にクランプされ
る。これらの条件のもとで、FETデバイス４はオフであ
ることに留意されたい。ノードｃの電圧が高くなる結果
として、内部アドレス▲▼は高電圧となり、また
FETデバイス１が前述のようにオフとなつた場合に、ノ
ードａのAdr Inとの結合は解除される。ノードｇはFET
デバイス10によつて接地電圧にクランプされ、ノードａ
もFETデバイス９によつて十分低いレベルに保持される
が、これは内部アドレス線▲▼電圧が高くなつた
ときに、FETデバイス25および26で構成されているイン
バータの出力が高くなるからである。
F.発明の効果 以上説明したように、この発明によれば、非線型フロン
ト・エンドを有する相補型入力回路が提供される。この
回路は、非線型フロント・エンドと「部分的に」交差結
合されたラッチと組み合わせたものであり、良好なレベ
ルの検出を行ない、アドレスの遷移の間のスキユーを最
低限のものとし、かつ迅速な動作をもたらすと同時に、
消費電力が少ないという効果を与える。
【図面の簡単な説明】
第１図は、この発明による単純化された非線型フロント
・エンド回路の回路図である。 第２図は、第１図に示した回路の非線型動作特性を示す
図である。 第３図は、基準電圧を発生する簡単な回路図である。 第４図は、第１図のフロント・エンド回路を組み込んだ
この発明による入力回路の図である。 Adr In…アドレス入力、ADR…内部アドレス線、PC1…プ
リチヤージ入力、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ…ノー
ド、１、６、７、９、10、11、13、15、17、19、20、2
3、24、25…ｎチヤネルFETデバイス、２、３、４、５、
８、12、14、16、18、21、22、26…ｐチヤネルFETデバ
イス。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】外部入力の状態を、集積回路チップの内部
    信号線に転送するための入力回路であって、 （ａ）上記外部入力を受け取り、上記外部入力が基準電
    圧プラス閾値電圧を超えるときのみ第１のノードに出力
    を与えるための入力端子と、上記入力端子と上記第１の
    ノードの間に直列接続された第１及び第２の相補導電型
    のトランジスタ・デバイスを有し、該各々のトランジス
    タ・デバイスは制御入力端子をもち、上記第１のトラン
    ジスタ・デバイスの上記制御入力端子は、上記電圧転送
    の完了後上記第１のトランジスタ・デバイスをターン・
    オフするための制御ノードに接続され、上記第２のトラ
    ンジスタ・デバイスの上記制御入力端子は、上記基準電
    圧源に接続されている非線型入力回路と、 （ｂ）上記集積回路チップの内部信号線に接続された第
    １及び第２の出力ノードと、上記第１のノードと共通で
    あり上記非線型入力回路の出力を受け取るための入力ノ
    ードと、共通ノードとアースの間に直列接続された第３
    及び第４の相補導電型のトランジスタ・デバイスと、上
    記共通ノードとアースの間に直列接続された第５及び第
    ６の相補導電型のトランジスタ・デバイスとを有し、上
    記第３及び第４のトランジスタ・デバイスの間の共通接
    続ノードが上記第１の出力ノードであり、上記第５及び
    第６のトランジスタ・デバイスの間の共通接続ノードが
    上記第２の出力ノードであり、上記第３、第４、第５及
    び第６の各トランジスタ・デバイスは制御入力端子をも
    ち、上記第３のトランジスタ・デバイスの制御入力端子
    は上記第２の出力ノードに接続され、上記第５及び第６
    のトランジスタ・デバイスの制御入力端子は上記第１の
    出力ノードに接続され、上記第４のトランジスタ・デバ
    イスの制御入力端子は上記第１のノードに接続されてい
    るラッチ手段、 とを具備する相補的入力回路。
JP62057034A 1986-05-09 1987-03-13 相補的入力回路 Expired - Lifetime JPH0687536B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/861,166 US4697108A (en) 1986-05-09 1986-05-09 Complementary input circuit with nonlinear front end and partially coupled latch
US861166 1986-05-09

Publications (2)

Publication Number Publication Date
JPS62268211A JPS62268211A (ja) 1987-11-20
JPH0687536B2 true JPH0687536B2 (ja) 1994-11-02

Family

ID=25335072

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62057034A Expired - Lifetime JPH0687536B2 (ja) 1986-05-09 1987-03-13 相補的入力回路

Country Status (5)

Country Link
US (1) US4697108A (ja)
EP (1) EP0244587B1 (ja)
JP (1) JPH0687536B2 (ja)
CA (1) CA1265850A (ja)
DE (1) DE3774483D1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4845381A (en) * 1987-10-01 1989-07-04 Vlsi Technology, Inc. Voltage level shifting circuit
US4859880A (en) * 1988-06-16 1989-08-22 International Business Machines Corporation High speed CMOS differential driver
US5084637A (en) * 1989-05-30 1992-01-28 International Business Machines Corp. Bidirectional level shifting interface circuit
JP2646032B2 (ja) * 1989-10-14 1997-08-25 三菱電機株式会社 Ｌｉｆｏ方式の半導体記憶装置およびその制御方法
US7498850B2 (en) * 2007-06-22 2009-03-03 Intel Corporation Compensated comparator for use in lower voltage, higher speed non-volatile memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3457435A (en) * 1965-12-21 1969-07-22 Rca Corp Complementary field-effect transistor transmission gate
US4140930A (en) * 1976-07-30 1979-02-20 Sharp Kabushiki Kaisha Voltage detection circuit composed of at least two MOS transistors
JPS5338373A (en) * 1976-09-20 1978-04-08 Seiko Epson Corp Ic for watch
US4080539A (en) * 1976-11-10 1978-03-21 Rca Corporation Level shift circuit
US4146802A (en) * 1977-09-19 1979-03-27 Motorola, Inc. Self latching buffer
US4150308A (en) * 1977-10-25 1979-04-17 Motorola, Inc. CMOS level shifter
US4321491A (en) * 1979-06-06 1982-03-23 Rca Corporation Level shift circuit
DE2935465A1 (de) * 1979-09-01 1981-03-19 Ibm Deutschland Gmbh, 7000 Stuttgart Ttl-pegelumsetzer zur ansteuerung von feldeffekttransistoren
US4441039A (en) * 1981-11-20 1984-04-03 International Business Machines Corporation Input buffer circuit for semiconductor memory
US4496857A (en) * 1982-11-01 1985-01-29 International Business Machines Corporation High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels
US4501978A (en) * 1982-11-24 1985-02-26 Rca Corporation Level shift interface circuit
US4489284A (en) * 1983-01-03 1984-12-18 Charpentier Albert J Operational amplifier circuit for NMOS chip
JPH1059A (ja) * 1996-06-14 1998-01-06 Akio Shigekane 冷菓の硬度改善方法及び該方法を使用した軟質冷菓の 製造方法

Also Published As

Publication number Publication date
US4697108A (en) 1987-09-29
EP0244587A2 (en) 1987-11-11
CA1265850A (en) 1990-02-13
JPS62268211A (ja) 1987-11-20
DE3774483D1 (de) 1991-12-19
EP0244587B1 (en) 1991-11-13
EP0244587A3 (en) 1989-05-24

Similar Documents

Publication Publication Date Title
US5321324A (en) Low-to-high voltage translator with latch-up immunity
US4656373A (en) High-speed voltage level shift circuit
US4250406A (en) Single clock CMOS logic circuit with selected threshold voltages
US4633106A (en) MOS bootstrap push-pull stage
US4028558A (en) High accuracy MOS comparator
US3835457A (en) Dynamic mos ttl compatible
US4176289A (en) Driving circuit for integrated circuit semiconductor memory
US4542310A (en) CMOS bootstrapped pull up circuit
EP0110060B1 (en) Fet voltage level shift circuitry
US6111425A (en) Very low power logic circuit family with enhanced noise immunity
US4713790A (en) Exclusive OR/NOR gate having cross-coupled transistors
US4806798A (en) Output circuit having a broad dynamic range
US4749886A (en) Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate
US4894559A (en) Buffer circuit operable with reduced power consumption
US4406957A (en) Input buffer circuit
US4578601A (en) High speed TTL clock input buffer circuit which minimizes power and provides CMOS level translation
US4093875A (en) Field effect transistor (FET) circuit utilizing substrate potential for turning off depletion mode devices
US4031409A (en) Signal converter circuit
US4713559A (en) Multiple input and multiple output or/and circuit
US4441039A (en) Input buffer circuit for semiconductor memory
US4395645A (en) Mosfet logic inverter buffer circuit for integrated circuits
US4004170A (en) MOSFET latching driver
EP0386570A1 (en) TTL to CMOS logic level translator
JPH0687536B2 (ja) 相補的入力回路
EP0407591B1 (en) Differential amplifier circuit