JPH0687540B2 - 復調装置 - Google Patents
復調装置Info
- Publication number
- JPH0687540B2 JPH0687540B2 JP63285005A JP28500588A JPH0687540B2 JP H0687540 B2 JPH0687540 B2 JP H0687540B2 JP 63285005 A JP63285005 A JP 63285005A JP 28500588 A JP28500588 A JP 28500588A JP H0687540 B2 JPH0687540 B2 JP H0687540B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- control
- data signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005070 sampling Methods 0.000 claims description 7
- JCCNYMKQOSZNPW-UHFFFAOYSA-N loratadine Chemical compound C1CN(C(=O)OCC)CCC1=C1C2=NC=CC=C2CCC2=CC(Cl)=CC=C21 JCCNYMKQOSZNPW-UHFFFAOYSA-N 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005562 fading Methods 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 230000002194 synthesizing effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0058—Detection of the synchronisation error by features other than the received signal transition detection of error based on equalizer tap values
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は復調装置に関し、特にディジタル変調信号の復
調装置に関する。
調装置に関する。
復調装置において復調ベースバンド信号をサンプリング
し識別してデータ信号を出力するA/D変換器として、復
調ベースバンド信号が2n値（ｎは自然数）であるとき、
（ｎ＋１）ビットあるいはそれ以上のビット数のA/D変
換器を用いることが多い。このA/D変換器が出力する上
位のｎビットは復調ベースバンド信号がサンプリング点
でとる2n値のうちいずれであるかを表す主信号であり、
（ｎ＋１）番目のビットはサンプリング点における復調
ベースバンド信号の値の正規値（正規レベル）からのず
れ（誤差）を表す信号である。この（ｎ＋１）番目のビ
ットの信号（以下、データ信号Ｅという）は、復調装置
にかかわる種々の自動制御ループにおいて、制御信号を
得るのに用いられる。
し識別してデータ信号を出力するA/D変換器として、復
調ベースバンド信号が2n値（ｎは自然数）であるとき、
（ｎ＋１）ビットあるいはそれ以上のビット数のA/D変
換器を用いることが多い。このA/D変換器が出力する上
位のｎビットは復調ベースバンド信号がサンプリング点
でとる2n値のうちいずれであるかを表す主信号であり、
（ｎ＋１）番目のビットはサンプリング点における復調
ベースバンド信号の値の正規値（正規レベル）からのず
れ（誤差）を表す信号である。この（ｎ＋１）番目のビ
ットの信号（以下、データ信号Ｅという）は、復調装置
にかかわる種々の自動制御ループにおいて、制御信号を
得るのに用いられる。
さて、ディジタル変調信号が伝送路、特に無線伝送路に
おける歪によって受ける符号間干渉を自動的に補償する
のにトランスバーサル等化器が用いられている。このト
ランスバーサル等化器の各重み付回路の制御信号は、主
信号（の少くとも最上位ビットのデータ信号）とデータ
信号Ｅとを論理操作して得られる。トランスバーサル等
化器が多ビットA/D変換器の出力を等化するディジタル
型の場合は、その出力である等化された多ビット出力の
うちMSBと（ｎ＋１）番目のビットであるデータ信号Ｅ
とから各重み付回路の制御信号が得られる。
おける歪によって受ける符号間干渉を自動的に補償する
のにトランスバーサル等化器が用いられている。このト
ランスバーサル等化器の各重み付回路の制御信号は、主
信号（の少くとも最上位ビットのデータ信号）とデータ
信号Ｅとを論理操作して得られる。トランスバーサル等
化器が多ビットA/D変換器の出力を等化するディジタル
型の場合は、その出力である等化された多ビット出力の
うちMSBと（ｎ＋１）番目のビットであるデータ信号Ｅ
とから各重み付回路の制御信号が得られる。
又、データ信号Ｅは本発明者によって提案されている
「タイミング同期回路」（特開昭59−161149号公報）に
示されているアイ（eye）検出型クロック同期回路にも
用いられる。アイ検出型クロック同期回路は、あるサン
プリング点における復調ベースバンド信号の時間微分の
極性を１クロック後又は前の主信号（の少くとも最上位
ビットのデータ信号）から推定し、この極性とデータ信
号Ｅとから、サンプリング点が最適点からどちらの方へ
ずれているかを判定して、クロック位相の制御信号を得
るものである。言換えると、互に１タイムスロットずれ
たMSB信号とデータ信号Ｅとの排他的論理和出力の一部
がこの制御信号となる。このクロック同期回路の利点は
ジッタの少いクロック信号が得られることにある。
「タイミング同期回路」（特開昭59−161149号公報）に
示されているアイ（eye）検出型クロック同期回路にも
用いられる。アイ検出型クロック同期回路は、あるサン
プリング点における復調ベースバンド信号の時間微分の
極性を１クロック後又は前の主信号（の少くとも最上位
ビットのデータ信号）から推定し、この極性とデータ信
号Ｅとから、サンプリング点が最適点からどちらの方へ
ずれているかを判定して、クロック位相の制御信号を得
るものである。言換えると、互に１タイムスロットずれ
たMSB信号とデータ信号Ｅとの排他的論理和出力の一部
がこの制御信号となる。このクロック同期回路の利点は
ジッタの少いクロック信号が得られることにある。
ところで、トランスバーサル等化器は復調装置における
サンプリング点の小さなずれの影響を補償する作用をも
っている。そのトランスバーサル等化器（複素型のトラ
ンスバーサル等化器においては実軸部）の中央タップの
直前または直後のタップの重み付回路の制御信号は互に
１タイムスロットずれたMSB信号とデータ信号Ｅとの排
他的論理和出力であり、これは前述したアイ検出型クロ
ック同期回路における制御信号と同じものである。この
２つのことから、A/D変換器の後にディジタル型のトラ
ンスバーサル等化器を接続した従来の復調装置にアイ検
出型クロック同期回路を用いると、トランスバーサル等
化器の上述したタップの重み付回路とアイ検出型クロッ
ク同期回路とが同じ制御信号で制御されて相互干渉を起
し、両方の制御が最適点に収束しない欠点がある。A/D
変換器の出力、いいかえれば、トランスバーサル等化器
の入力からアイ検出型クロック同期回路の制御信号を得
るようにすれば、アイ検出型クロック同期回路がトラン
スバーサル等化器と相互干渉を起すのは避けられるが、
フェージング等の伝送歪による符号間干渉を受けてその
影響が等化されていないデータ信号からクロック位相の
制御信号が作られるので、再生クロック信号のジッタが
増し、トランスバーサル等化器の効果が活かされない。
サンプリング点の小さなずれの影響を補償する作用をも
っている。そのトランスバーサル等化器（複素型のトラ
ンスバーサル等化器においては実軸部）の中央タップの
直前または直後のタップの重み付回路の制御信号は互に
１タイムスロットずれたMSB信号とデータ信号Ｅとの排
他的論理和出力であり、これは前述したアイ検出型クロ
ック同期回路における制御信号と同じものである。この
２つのことから、A/D変換器の後にディジタル型のトラ
ンスバーサル等化器を接続した従来の復調装置にアイ検
出型クロック同期回路を用いると、トランスバーサル等
化器の上述したタップの重み付回路とアイ検出型クロッ
ク同期回路とが同じ制御信号で制御されて相互干渉を起
し、両方の制御が最適点に収束しない欠点がある。A/D
変換器の出力、いいかえれば、トランスバーサル等化器
の入力からアイ検出型クロック同期回路の制御信号を得
るようにすれば、アイ検出型クロック同期回路がトラン
スバーサル等化器と相互干渉を起すのは避けられるが、
フェージング等の伝送歪による符号間干渉を受けてその
影響が等化されていないデータ信号からクロック位相の
制御信号が作られるので、再生クロック信号のジッタが
増し、トランスバーサル等化器の効果が活かされない。
本発明の目的は、ディジタル型のトランスバーサル等化
器とアイ検出型クロック同期回路とを同時に用い、これ
らが相互干渉なく動作し、しかもジッタの少いクロック
信号を再生できる復調装置を提供することにある。
器とアイ検出型クロック同期回路とを同時に用い、これ
らが相互干渉なく動作し、しかもジッタの少いクロック
信号を再生できる復調装置を提供することにある。
本発明の復調装置は、多値変調波を検波して得た復調ベ
ースバンド信号を多値識別した出力から作成した制御信
号により位相あるいは周波数が制御されるクロック信号
を出力するクロック発生回路と、前記クロック信号によ
り前記復調ベースバンド信号をサンプリングして得た多
ビットの識別データを入力として実軸部および虚軸部の
タップ重み付回路の出力に前記識別データを等化した等
化データを出力するトランスバーサル等化器とを含む復
調装置において、前記トランスバーサル等化器は実軸部
の少くとも中央タップの直前または直後の前記タップ重
み付回路の出力データ信号を含まない部分等化データを
出力し、前記制御信号を前記部分等化データから作成す
るように構成される。
ースバンド信号を多値識別した出力から作成した制御信
号により位相あるいは周波数が制御されるクロック信号
を出力するクロック発生回路と、前記クロック信号によ
り前記復調ベースバンド信号をサンプリングして得た多
ビットの識別データを入力として実軸部および虚軸部の
タップ重み付回路の出力に前記識別データを等化した等
化データを出力するトランスバーサル等化器とを含む復
調装置において、前記トランスバーサル等化器は実軸部
の少くとも中央タップの直前または直後の前記タップ重
み付回路の出力データ信号を含まない部分等化データを
出力し、前記制御信号を前記部分等化データから作成す
るように構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
第１図に示す実施例は22n値の直交振幅変調信号を復調
するものであり、この変調信号を直交検波して２系統
（そのそれぞれをＰチャネル,Qチャネルという）の復調
ベースバンド信号を出力する直交検波器１と、P,Qチャ
ネルの復調ベースバンド信号を多値識別してP,Qチャネ
ルの（ｎ＋Ｘ）ビット（Ｘは自然数で通常３〜４あるい
はそれ以上）の識別データ信号を出力するA/D変換器2p,
2qと、これら識別データ信号を等化し２系統の等化デー
タ信号として出力するトランスバーサル等化器３と、そ
れぞれ制御信号を出力する制御回路4p,4qと、制御回路4
p,4qが出力した制御信号を合成する合成回路５と、合成
回路５の合成出力で制御された周波数のクロック信号を
発生しA/D変換器2p,2qへ出力する電圧制御発振器（VC
O）６とを具備して構成されている。制御回路4p,4qはト
ランスバーサル等化器３の内部から入力信号を得てい
る。
するものであり、この変調信号を直交検波して２系統
（そのそれぞれをＰチャネル,Qチャネルという）の復調
ベースバンド信号を出力する直交検波器１と、P,Qチャ
ネルの復調ベースバンド信号を多値識別してP,Qチャネ
ルの（ｎ＋Ｘ）ビット（Ｘは自然数で通常３〜４あるい
はそれ以上）の識別データ信号を出力するA/D変換器2p,
2qと、これら識別データ信号を等化し２系統の等化デー
タ信号として出力するトランスバーサル等化器３と、そ
れぞれ制御信号を出力する制御回路4p,4qと、制御回路4
p,4qが出力した制御信号を合成する合成回路５と、合成
回路５の合成出力で制御された周波数のクロック信号を
発生しA/D変換器2p,2qへ出力する電圧制御発振器（VC
O）６とを具備して構成されている。制御回路4p,4qはト
ランスバーサル等化器３の内部から入力信号を得てい
る。
トランスバーサル等化器３は、Ｐチャネルの実軸部31p,
虚軸部32p,加算器33p,加算器34pと、Ｑチャネルの実軸
部31q,虚軸部32q,加算器33q,加算器34qとを備えて構成
されている。実軸部31p,虚軸部32qにはＰチャネルの識
別データ信号が入力し、実軸部31q,虚軸部32pにはＱチ
ャネルの識別データ信号が入力する。
虚軸部32p,加算器33p,加算器34pと、Ｑチャネルの実軸
部31q,虚軸部32q,加算器33q,加算器34qとを備えて構成
されている。実軸部31p,虚軸部32qにはＰチャネルの識
別データ信号が入力し、実軸部31q,虚軸部32pにはＱチ
ャネルの識別データ信号が入力する。
第２図は実軸部31pのブロック図である。
実軸部31pは、（ｎ＋Ｘ）ビットを並列に扱うシフトレ
ジストからなりタップ数（2k＋１）のタップ付遅延線DL
と、（2k＋１）個のそれぞれディジタル掛算器からなる
重み付回路M-k〜Mkと、加算器Ｓとを有して構成されて
いる。なお、ｋは自然数である。タップは遅延線DLの各
タップに先頭から順次tk〜t-kと参照符号を付与する。
タップtoが中央タップである。タップti（ｉは−ｋ〜ｋ
の整数）に重み付回路Miが接続され、重み付回路M-1を
除く各重み付回路の出力が加算器Ｓで加算され、データ
信号a1として出力されている。又、重み付回路M-1の出
力はデータ信号a2として独立に出力されている。
ジストからなりタップ数（2k＋１）のタップ付遅延線DL
と、（2k＋１）個のそれぞれディジタル掛算器からなる
重み付回路M-k〜Mkと、加算器Ｓとを有して構成されて
いる。なお、ｋは自然数である。タップは遅延線DLの各
タップに先頭から順次tk〜t-kと参照符号を付与する。
タップtoが中央タップである。タップti（ｉは−ｋ〜ｋ
の整数）に重み付回路Miが接続され、重み付回路M-1を
除く各重み付回路の出力が加算器Ｓで加算され、データ
信号a1として出力されている。又、重み付回路M-1の出
力はデータ信号a2として独立に出力されている。
実軸部31qは実軸部31pとまったく同じ構成である。又、
虚軸部32p及び32qは、重み付回路M-k〜Mkの出力がすべ
て加算されて出力されていることを除き、実軸部31pと
同じ構成である。
虚軸部32p及び32qは、重み付回路M-k〜Mkの出力がすべ
て加算されて出力されていることを除き、実軸部31pと
同じ構成である。
トランスバーサル等化器３は、実軸部31pが出力したデ
ータ信号a1及び虚軸部32pの出力を加算器33pで加算し、
この加算出力に実軸部31pが出力したデータ信号a2を加
算器34pで加算してＰチャネルの等化データ信号を得て
いる。Ｑチャネルの等化データ信号も、同様にして、加
算器34qの加算出力として得られる。これら２系統の
（それぞれ（ｎ＋Ｘ）ビットの）等化データ信号の最上
位ビット及びデータ信号Ｅである（ｎ＋１）番目のビッ
トを論理操作して各重み付回路の制御信号が得られる。
ータ信号a1及び虚軸部32pの出力を加算器33pで加算し、
この加算出力に実軸部31pが出力したデータ信号a2を加
算器34pで加算してＰチャネルの等化データ信号を得て
いる。Ｑチャネルの等化データ信号も、同様にして、加
算器34qの加算出力として得られる。これら２系統の
（それぞれ（ｎ＋Ｘ）ビットの）等化データ信号の最上
位ビット及びデータ信号Ｅである（ｎ＋１）番目のビッ
トを論理操作して各重み付回路の制御信号が得られる。
加算器33pの出力は、実軸部31pの中央タップの直後のタ
ップt-1の重み付回路M-1の出力データ信号を含まない、
部分的に等化されたデータ信号になっている。この部分
的に等化されたデータ信号を入力として、制御回路4pは
実軸部31pの重み付回路M-1の制御信号を得る論理操作を
行う。得られた制御信号がアイ検出型クロック同期回路
の制御信号と同じであることは既に述べたとおりであ
る。Ｑチャネルについても同様であり、制御回路4qはＱ
チャネルの識別データ信号が部分的に等化されたデータ
信号である加算器33qの出力からアイ検出型クロック同
期回路の制御信号と同じ信号を得る。制御回路4p,4qの
出力した制御信号が合成回路５で合成され、VCO6の周波
数を制御することによりクロック信号が再生される。
ップt-1の重み付回路M-1の出力データ信号を含まない、
部分的に等化されたデータ信号になっている。この部分
的に等化されたデータ信号を入力として、制御回路4pは
実軸部31pの重み付回路M-1の制御信号を得る論理操作を
行う。得られた制御信号がアイ検出型クロック同期回路
の制御信号と同じであることは既に述べたとおりであ
る。Ｑチャネルについても同様であり、制御回路4qはＱ
チャネルの識別データ信号が部分的に等化されたデータ
信号である加算器33qの出力からアイ検出型クロック同
期回路の制御信号と同じ信号を得る。制御回路4p,4qの
出力した制御信号が合成回路５で合成され、VCO6の周波
数を制御することによりクロック信号が再生される。
実軸部31p,31qの重み付回路M-1の制御信号はこの重み付
回路M-1の出力データ信号を含む加算器34p,34qの出力か
ら得られ、一方、VCO6の制御信号は重み付回路M-1の出
力データ信号を含まない加算器33p,33qの出力を用い重
み付回路M-1の制御信号を得るのと同じ論理操作を行っ
て得ている。このようにすれば、たとえクロック同期回
路の制御論理操作と重み付回路M-1の制御論理操作とが
同じであっても以下述べるような動作となり、双方の制
御論理操作は相互干渉しない。合成回路５出力の制御信
号によりVCO6が制御されA/D変換器2p,2qに入力されるク
ロック信号が変化したとき、加算器34p,34q出力から作
成される重み付回路M-1用の制御信号はその影響を受け
て変化して重み付回路M-1を制御するが、その動作によ
ってVCO6を制御する制御信号を作成する加算器33p,33q
出力の部分等化データには何ら影響を与えない。即ち、
まずVCO6が制御されてA/D変換器2p,2qの入力タイミング
が最適に制御され、その後重み付回路M-1が最適に制御
されるという動作過程を経て両方の制御が相互干渉なし
に完了する。
回路M-1の出力データ信号を含む加算器34p,34qの出力か
ら得られ、一方、VCO6の制御信号は重み付回路M-1の出
力データ信号を含まない加算器33p,33qの出力を用い重
み付回路M-1の制御信号を得るのと同じ論理操作を行っ
て得ている。このようにすれば、たとえクロック同期回
路の制御論理操作と重み付回路M-1の制御論理操作とが
同じであっても以下述べるような動作となり、双方の制
御論理操作は相互干渉しない。合成回路５出力の制御信
号によりVCO6が制御されA/D変換器2p,2qに入力されるク
ロック信号が変化したとき、加算器34p,34q出力から作
成される重み付回路M-1用の制御信号はその影響を受け
て変化して重み付回路M-1を制御するが、その動作によ
ってVCO6を制御する制御信号を作成する加算器33p,33q
出力の部分等化データには何ら影響を与えない。即ち、
まずVCO6が制御されてA/D変換器2p,2qの入力タイミング
が最適に制御され、その後重み付回路M-1が最適に制御
されるという動作過程を経て両方の制御が相互干渉なし
に完了する。
尚、クロック同期回路の制御信号を加算器33p,33q出力
でなく従来のトランスバーサル等化器の出力、即ち、加
算器34p,34q出力から作成した場合は、重み付回路M-1の
制御信号とVCO6の制御信号とが同じとなり、制御される
２つの回路とそれらの制御信号とが独立に１対１の対応
とならず、双方の制御ループが相互干渉することにな
る。しかも、A/D変換器2p,2qが出力した識別データ信号
が部分的に等化されたデータ信号である加算器33p,33q
の出力からクロック同期の制御信号を得ているので、再
生したクロック信号のジッタは少い。
でなく従来のトランスバーサル等化器の出力、即ち、加
算器34p,34q出力から作成した場合は、重み付回路M-1の
制御信号とVCO6の制御信号とが同じとなり、制御される
２つの回路とそれらの制御信号とが独立に１対１の対応
とならず、双方の制御ループが相互干渉することにな
る。しかも、A/D変換器2p,2qが出力した識別データ信号
が部分的に等化されたデータ信号である加算器33p,33q
の出力からクロック同期の制御信号を得ているので、再
生したクロック信号のジッタは少い。
第１図に示す実施例は制御回路4p,4qが出力した制御信
号を合成してVCO6の制御信号としているが、制御回路4p
又は4qのいずれか一方の出力した制御信号でVCO6を直接
制御するようにしても第１図に示す実施例におけると同
様な効果が得られる。
号を合成してVCO6の制御信号としているが、制御回路4p
又は4qのいずれか一方の出力した制御信号でVCO6を直接
制御するようにしても第１図に示す実施例におけると同
様な効果が得られる。
第２図は本発明の第２の実施例を示すブロック図であ
る。
る。
第２図に示す実施例は、第１図に示す実施例のトランス
バーサル等化器3,制御回路4p,合成回路５をトランスバ
ーサル等化器7,制御回路8,ゲート10で置換え、更にアイ
比較回路９を付加して構成されている。
バーサル等化器3,制御回路4p,合成回路５をトランスバ
ーサル等化器7,制御回路8,ゲート10で置換え、更にアイ
比較回路９を付加して構成されている。
トランスバーサル等化器７は、トランスバーサル等化器
３の実軸部31pを実軸部71で置換して構成されている。
３の実軸部31pを実軸部71で置換して構成されている。
第４図は実軸部71のブロック図である。
実軸部71は、中央タップの直前のタップt1の重み付回路
M1の出力をデータ信号b2として独立に出力し、残りの各
重み付回路の出力を加算しデータ信号b1として出力する
という結線の相違を除いては、実軸部31p（及び31q）と
同じ構成である。
M1の出力をデータ信号b2として独立に出力し、残りの各
重み付回路の出力を加算しデータ信号b1として出力する
という結線の相違を除いては、実軸部31p（及び31q）と
同じ構成である。
第３図に示す実施例においても、トランスバーサル等化
器の加算器34pの出力はＰチャネルの等化データ信号で
あり、又、加算器33pの出力はＰチャネルの識別データ
信号を部分的に等化したデータ信号である。但し、この
データ信号は、実軸部71の中央タップの直前のタップt1
の重み付回路M1の出力データ信号を含まない部分等化デ
ータ信号である。
器の加算器34pの出力はＰチャネルの等化データ信号で
あり、又、加算器33pの出力はＰチャネルの識別データ
信号を部分的に等化したデータ信号である。但し、この
データ信号は、実軸部71の中央タップの直前のタップt1
の重み付回路M1の出力データ信号を含まない部分等化デ
ータ信号である。
制御回路８は、トランスバーサル等化器７の加算器33p
の出力を用い、実軸部71の重み付回路M1の制御信号を得
る論理操作を行う。制御回路８が出力した制御信号でVC
O6を制御するクロック同期の同期系を構成すれば、この
同期系は第１図に示す実施例においてクロック同期の制
御系がトランスバーサル等化器３の制御系と相互干渉を
起さないのと同様な理由から、トランスバーサル等化器
の制御系と相互干渉を起すことはない。
の出力を用い、実軸部71の重み付回路M1の制御信号を得
る論理操作を行う。制御回路８が出力した制御信号でVC
O6を制御するクロック同期の同期系を構成すれば、この
同期系は第１図に示す実施例においてクロック同期の制
御系がトランスバーサル等化器３の制御系と相互干渉を
起さないのと同様な理由から、トランスバーサル等化器
の制御系と相互干渉を起すことはない。
アイ比較回路９は、制御回路８入力と制御回路4q入力と
でどちらのアイがよりきれいであるかを判定し、判定結
果でゲート10を制御し、入力のアイがよりきれいである
方の制御回路が出力した制御信号をVCO6へ出力し、クロ
ック同期回路のループの構成を決定する。
でどちらのアイがよりきれいであるかを判定し、判定結
果でゲート10を制御し、入力のアイがよりきれいである
方の制御回路が出力した制御信号をVCO6へ出力し、クロ
ック同期回路のループの構成を決定する。
無線伝送路におけるマルチパスフェージングには、ノン
ミニマムフェーズと呼ばれる反射波が主波より大きい場
合と、ミニマムフェーズと呼ばれるその反対の場合とが
あり、前者の場合はトランスバーサル等化器の中央タッ
プより前のタップが主に等化を行い、後者の場合はトラ
ンスバーサル等化器の中央タップより後のタップが主に
等化を行う。どちらのタイプのフェージング時において
も、制御回路8,4qのいずれか一方の入力は等化されてい
るはずであり、この等化されている方の入力をアイ比較
回路９で判定してクロック同期の制御信号を得るのに用
いているので、第３図に示す実施例はどちらのタイプの
フェージング時にもきわめてジッタの少いクロック信号
を再生できる。
ミニマムフェーズと呼ばれる反射波が主波より大きい場
合と、ミニマムフェーズと呼ばれるその反対の場合とが
あり、前者の場合はトランスバーサル等化器の中央タッ
プより前のタップが主に等化を行い、後者の場合はトラ
ンスバーサル等化器の中央タップより後のタップが主に
等化を行う。どちらのタイプのフェージング時において
も、制御回路8,4qのいずれか一方の入力は等化されてい
るはずであり、この等化されている方の入力をアイ比較
回路９で判定してクロック同期の制御信号を得るのに用
いているので、第３図に示す実施例はどちらのタイプの
フェージング時にもきわめてジッタの少いクロック信号
を再生できる。
なお、クロック周波数にほぼ等しい出力周波数の固定周
波数発振器及びこの固定周波数発振器の出力を制御信号
に制御されて移相する無限移相器でVCO6を置換えること
もできる。
波数発振器及びこの固定周波数発振器の出力を制御信号
に制御されて移相する無限移相器でVCO6を置換えること
もできる。
以上、直交振幅変調信号を復調する場合について本発明
の実施例を説明したが、本発明は２相位相変調信号のよ
うに直交成分を含まないディジタル変調信号を復調する
場合にも適用でき、同様な効果が得られる。
の実施例を説明したが、本発明は２相位相変調信号のよ
うに直交成分を含まないディジタル変調信号を復調する
場合にも適用でき、同様な効果が得られる。
以上説明したように本発明は、ディジタル型のトランス
バーサル等化器の実軸部の少くとも中央タップの直前又
は直後のタップの重み付回路の出力データ信号を含まな
い部分的に等化されたデータ信号を論理操作してアイ検
出型クロック同期回路の制御信号を得ることにより、デ
ィジタル型のトランスバーサル等化器とアイ検出型クロ
ック同期回路とを復調装置に同時に用いても両者の制御
系が相互干渉することなくそれぞれ最適点に収束し、し
かも、ジッタの少いクロック信号を再生できる効果があ
る。
バーサル等化器の実軸部の少くとも中央タップの直前又
は直後のタップの重み付回路の出力データ信号を含まな
い部分的に等化されたデータ信号を論理操作してアイ検
出型クロック同期回路の制御信号を得ることにより、デ
ィジタル型のトランスバーサル等化器とアイ検出型クロ
ック同期回路とを復調装置に同時に用いても両者の制御
系が相互干渉することなくそれぞれ最適点に収束し、し
かも、ジッタの少いクロック信号を再生できる効果があ
る。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示す実施例における実軸部31pのブロック
図、第３図は本発明の第２の実施例を示すブロック図、
第４図は第３図に示す実施例における実軸部71のブロッ
ク図である。 １……直交検波器、2p,2q……A/D変換器、３……トラン
スバーサル等化器、4p,4q……制御回路、５……合成回
路、６……VCO、31p,31q……実軸部、32p,32q……虚軸
部、33p,33q,34p,34q……加算器、DL……タップ付遅延
線、M-k〜Mk……重み付回路、Ｓ……加算器、t-k〜tk…
…タップ。
図は第１図に示す実施例における実軸部31pのブロック
図、第３図は本発明の第２の実施例を示すブロック図、
第４図は第３図に示す実施例における実軸部71のブロッ
ク図である。 １……直交検波器、2p,2q……A/D変換器、３……トラン
スバーサル等化器、4p,4q……制御回路、５……合成回
路、６……VCO、31p,31q……実軸部、32p,32q……虚軸
部、33p,33q,34p,34q……加算器、DL……タップ付遅延
線、M-k〜Mk……重み付回路、Ｓ……加算器、t-k〜tk…
…タップ。
Claims (1)
- 【請求項１】多値変調波を検波して得た復調ベースバン
ド信号を多値識別した出力から作成した制御信号により
位相あるいは周波数が制御されるクロック信号を出力す
るクロック発生回路と、前記クロック信号により前記復
調ベースバンド信号をサンプリングして得た多ビットの
識別データを入力として実軸部および虚軸部のタップ重
み付回路の出力に前記識別データを等化した等化データ
を出力するトランスバーサル等化器とを含む復調装置に
おいて、 前記トランスバーサル等化器は実軸部の少くとも中央タ
ップの直前または直後の前記タップ重み付回路の出力デ
ータ信号を含まない部分等化データを出力し、前記制御
信号を前記部分等化データから作成することを特徴とす
る復調装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285005A JPH0687540B2 (ja) | 1988-11-10 | 1988-11-10 | 復調装置 |
| EP89120783A EP0368307B1 (en) | 1988-11-10 | 1989-11-09 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
| AU44522/89A AU615864B2 (en) | 1988-11-10 | 1989-11-09 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
| CA002002585A CA2002585C (en) | 1988-11-10 | 1989-11-09 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
| DE68926653T DE68926653T2 (de) | 1988-11-10 | 1989-11-09 | Demodulator mit gemischtem Transversalentzerrer und Augendetektionstaktsynchronisierer |
| US07/434,750 US4975927A (en) | 1988-11-10 | 1989-11-13 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285005A JPH0687540B2 (ja) | 1988-11-10 | 1988-11-10 | 復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02131031A JPH02131031A (ja) | 1990-05-18 |
| JPH0687540B2 true JPH0687540B2 (ja) | 1994-11-02 |
Family
ID=17685914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285005A Expired - Fee Related JPH0687540B2 (ja) | 1988-11-10 | 1988-11-10 | 復調装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4975927A (ja) |
| EP (1) | EP0368307B1 (ja) |
| JP (1) | JPH0687540B2 (ja) |
| AU (1) | AU615864B2 (ja) |
| CA (1) | CA2002585C (ja) |
| DE (1) | DE68926653T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2008595C (en) * | 1989-01-26 | 1995-03-07 | Nec Corporation | Coherent psk demodulator with adaptive line enhancer |
| JPH03245628A (ja) * | 1990-02-23 | 1991-11-01 | Matsushita Electric Ind Co Ltd | 時分割多重アクセス装置の端末装置 |
| JP3282180B2 (ja) * | 1990-08-28 | 2002-05-13 | ソニー株式会社 | 磁気記録再生装置 |
| US5263026A (en) * | 1991-06-27 | 1993-11-16 | Hughes Aircraft Company | Maximum likelihood sequence estimation based equalization within a mobile digital cellular receiver |
| US5353312A (en) * | 1991-12-27 | 1994-10-04 | At&T Bell Laboratories | Equalizer-based timing recovery |
| US5590160A (en) * | 1992-12-30 | 1996-12-31 | Nokia Mobile Phones Ltd. | Symbol and frame synchronization in both a TDMA system and a CDMA |
| US5408504A (en) * | 1992-12-30 | 1995-04-18 | Nokia Mobile Phones | Symbol and frame synchronization in a TDMA system |
| JP3179267B2 (ja) * | 1993-01-19 | 2001-06-25 | 三菱電機株式会社 | フィルタ及びこのフィルタを用いたキャリア位相推定装置 |
| US5778029A (en) * | 1993-05-13 | 1998-07-07 | Lockheed Martin Aerospace Corporation | Signal conditioner with symbol addressed lookup table producing values which compensate linear and non-linear distortion using transversal filter |
| WO1996011527A1 (en) * | 1994-10-07 | 1996-04-18 | Massachusetts Institute Of Technology | Quadrature sampling system and hybrid equalizer |
| JP3403849B2 (ja) * | 1995-03-17 | 2003-05-06 | 富士通株式会社 | 多重無線装置の受信部に設けられるクロック位相検出回路及びクロック再生回路 |
| JP3264142B2 (ja) * | 1995-06-08 | 2002-03-11 | 富士通株式会社 | Ｐｌｌ制御方式 |
| US6249557B1 (en) | 1997-03-04 | 2001-06-19 | Level One Communications, Inc. | Apparatus and method for performing timing recovery |
| US6084931A (en) * | 1997-10-31 | 2000-07-04 | Motorola, Inc. | Symbol synchronizer based on eye pattern characteristics having variable adaptation rate and adjustable jitter control, and method therefor |
| US6049573A (en) * | 1997-12-11 | 2000-04-11 | Massachusetts Institute Of Technology | Efficient polyphase quadrature digital tuner |
| US6856648B1 (en) * | 2000-07-17 | 2005-02-15 | Telefonaktiebolaget Lm Ericsson | Method and apparatus for equalizer updating and sampling rate control |
| US6731683B1 (en) * | 2000-10-02 | 2004-05-04 | Lsi Logic Corporation | Serial data communication receiver having adaptive equalization |
| JP4480606B2 (ja) | 2005-03-18 | 2010-06-16 | 富士通株式会社 | データ受信装置および適応等化回路 |
| CN102667918B (zh) * | 2009-10-21 | 2015-08-12 | 弗兰霍菲尔运输应用研究公司 | 用于使音频信号混响的混响器和方法 |
| WO2016170557A1 (en) * | 2015-04-21 | 2016-10-27 | Nec Corporation | Optimization system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152264A (ja) * | 1974-09-11 | 1976-05-08 | Sharp Kk | |
| US4146840A (en) * | 1978-01-31 | 1979-03-27 | Harris Corporation | Technique for obtaining symbol timing for equalizer weights |
| GB2022954B (en) * | 1978-03-30 | 1982-04-07 | Secr Defence | Transversal filters |
| JPS59228409A (ja) * | 1983-06-10 | 1984-12-21 | Nec Corp | 自動等化器 |
| US4550415A (en) * | 1983-11-16 | 1985-10-29 | At&T Bell Laboratories | Fractionally spaced equalization using nyquist-rate coefficient updating |
| JPS62168434A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 重み付け制御回路 |
| CA1278347C (en) * | 1987-09-22 | 1990-12-27 | Shoichi Mizoguchi | Correlation detecting circuit operable in a low frequency |
| CA1273069A (en) * | 1987-10-30 | 1990-08-21 | Shoichi Mizoguchi | Validity decision circuit capable of correctly deciding validity of an error signal in a multilevel quadrature amplitude demodulator |
-
1988
- 1988-11-10 JP JP63285005A patent/JPH0687540B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-09 DE DE68926653T patent/DE68926653T2/de not_active Expired - Fee Related
- 1989-11-09 CA CA002002585A patent/CA2002585C/en not_active Expired - Fee Related
- 1989-11-09 EP EP89120783A patent/EP0368307B1/en not_active Expired - Lifetime
- 1989-11-09 AU AU44522/89A patent/AU615864B2/en not_active Ceased
- 1989-11-13 US US07/434,750 patent/US4975927A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0368307B1 (en) | 1996-06-12 |
| EP0368307A2 (en) | 1990-05-16 |
| US4975927A (en) | 1990-12-04 |
| AU615864B2 (en) | 1991-10-10 |
| AU4452289A (en) | 1990-05-17 |
| JPH02131031A (ja) | 1990-05-18 |
| DE68926653D1 (de) | 1996-07-18 |
| DE68926653T2 (de) | 1997-02-13 |
| CA2002585C (en) | 1993-06-29 |
| EP0368307A3 (en) | 1991-11-21 |
| CA2002585A1 (en) | 1990-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0687540B2 (ja) | 復調装置 | |
| JP3728573B2 (ja) | 復調装置 | |
| JP3404228B2 (ja) | クロック位相検出回路 | |
| CA1208311A (en) | Timing synchronizing circuit for demodulators | |
| US6175591B1 (en) | Radio receiving apparatus | |
| US6434193B1 (en) | Apparatus and method for waveform equalization coefficient generation | |
| US5448201A (en) | Clock recovery circuit in π/4 shift quadriphase PSK demodulator | |
| EP0235300B1 (en) | Radio data transmission system | |
| US4757266A (en) | Demodulation system capable of establishing synchronization in a transient state | |
| WO2007043124A9 (ja) | オーバーサンプリング・トランスバーサル等化器 | |
| US4383324A (en) | Digital data transmission systems | |
| JP2838962B2 (ja) | 搬送波再生方式 | |
| JP2975390B2 (ja) | 多値数可変変復調器 | |
| JPH0748677B2 (ja) | 等化器 | |
| JPS6352817B2 (ja) | ||
| JP3159324B2 (ja) | ディジタル復調装置 | |
| GB2063629A (en) | Digital data transmission systems | |
| JP2871172B2 (ja) | 復調装置 | |
| JPH0669158B2 (ja) | 復調システム | |
| JP2564840B2 (ja) | ディジタル復調装置 | |
| JP2000270038A (ja) | クロック同期回路およびその同期方法 | |
| JPH0326934B2 (ja) | ||
| JPH0748678B2 (ja) | 等化器 | |
| JP2827197B2 (ja) | 無線データ伝送システム | |
| JPH06152669A (ja) | クロック再生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |