JPH0687850B2 - 磁気共鳴イメージングシステム - Google Patents

磁気共鳴イメージングシステム

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JPH0687850B2
JPH0687850B2 JP1212858A JP21285889A JPH0687850B2 JP H0687850 B2 JPH0687850 B2 JP H0687850B2 JP 1212858 A JP1212858 A JP 1212858A JP 21285889 A JP21285889 A JP 21285889A JP H0687850 B2 JPH0687850 B2 JP H0687850B2
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ザ・リージェンツ・オブ・ザ・ユニバーシテイー・オブ・カリフォルニア
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、磁気共鳴イメージング（"MRI"）システムに
係り、磁気共鳴イメージングシステム内でのディジタル
制御情報の通信に関する。特に、本発明は、磁気共鳴イ
メーングシステムの種々の機能を制御する周辺機器にデ
ィジタルコンピュータを接続するシリアル通信リンクに
おけるディジタル制御情報のシリアル形式での通信に関
する。
［従来の技術］ 現在、いくつかの異なるタイプの磁気共鳴イメージング
（“MRI"）システムが、商業的に入手可能である。MRI
システムの１つの例示的なタイプは、Crooks他に付与さ
れた米国特許第4,297,637号、Crooks他に付与された米
国特許第4,318,043号、Crooks他に付与された米国特許
第4,471,305号、およびHoenniger他に付与された米国特
許第4,599,565号である。
これらのシステムにおける基本的な問題は、制御信号を
システムの種々の自動制御された部分の間でどのように
順逆に通信するかということである。典型的には、これ
らのシステムは、システムの異なる各部分が共働するよ
うにするための各部分の制御を含む種々の制御機能を実
行する中央ディジタルコンピュータを有する（例示的な
システムでは、この中央コンピュータは、画像収集機能
を実行する今１つのコンピュータに加えて設けられ
る）。１またはそれ以上のディジタル装置を上記コンピ
ュータの「周辺機器」として該コンピュータがその装置
を直接制御し且つ相互に影響し合うように上記ディジタ
ルコンピュータに接続することが一般には望ましい。
例えば、MRIスキャニングの進行とともに、ステッパモ
ータ制御のもとで各種のRF回路を自動的に遠隔的にチュ
ーンまたはデチューンし、且つ結果として得られる反射
RF電圧／電流を反射計により監視することが時には必要
である。同様に、体内組織の異なるビューを得るための
スキャニング間患者が載置される台すなわちベッドを移
動させる−−そしておそらく該ベッドが動くにつれて実
際のベッドの位置を監視する−−ことが望ましいかもし
れない。今、スキャニングレートを高めると、患者の呼
吸サイクルに関して体動アーティファクトを除去するよ
うに時間を合わせることが可能となる。例えば、患者は
呼吸を止めるように技師により要求されるかもしれな
い。そのときは、上記技師はスクリーン室の「呼吸停止
スイッチ」を押す。MRIシステムは、望ましくは、この
スイッチの押下を検知し且つ該スイッチが押されている
間に画像を収集する。中央コンピュータと周辺装置との
間の信号通信を必要とするまさに数え切れない他の可能
性のある応用（例えば、指示および制御機能、および診
断上の失敗検出、および失敗回復機能）が存在する。
不幸にして、電子的ノイズは、MRIの設置におけるたい
へん深刻な問題である。MRIのイメージングにおいて被
検体を励起するために非常に高いRFおよび磁場レベルが
一般に用いられるにもかかわらず、被検体により生成さ
れる結果的なレスポンスレベルは比較的小さい。したが
って、受容し得る高いS/N（信号対雑音比）を維持する
ことはしばしば困難である−−特に、有用な信号レベル
を得るために使用しなければならない比較的高いゲイン
の「フロントエンド」増幅器に起因して−−。関心のあ
る周波数以外の信号周波数を除去するためにチューンさ
れた入力回路が使用されたときでさえも、種々の共通の
電子装置（例えば、コンピュータ、ディスプレイ装置、
およびディジタル回路要素を含む現実の種々の装置）に
より放出された広いスペクトルのノイズはS/Nを低下さ
せ、且つ画像の分解能および品質を制限する。
よく知られているように、ノイズ源によりMRI処理を劣
化させないようにするために、種々の予防措置（それら
のうちのいくつかは、精巧で且つ高価である）が、一般
にとられている。例えば、患者、勾配磁場コイル、およ
びRF発生／検出回路要素は、すべて、一般に、信号検出
回路要素を外部ノイズ源から絶縁する（且つ高強度のRF
エネルギが室外に放射されないようにする）シールドさ
れた「スクリーン室」内に配置される。データ収集およ
び制御コンピュータは、一般に、それらが発生する広い
スペクトルのノイズが信号検出を干渉するのを防止する
ためこのスクリーン室の外に配置される。個々の構成要
素およびサブシステムは、通常シールドされ設置された
金属ケースに収容され、且つ電力線は一般にシールドさ
れる（両者とも、高電力RF信号が流れるのを阻止し且つ
上記構成要素およびサブシステムにより発生される電子
的ノイズがスクリーン室の検出回路系に到達しないよう
にするため）。
しかしながら、事実上どんな周波数でも動作するディジ
タル回路系は、もしも適切な予防措置がとらなければ、
MRI処理をひどく劣化させ得る広いスペクトルの電子的
ノイズを生成する。コンピュータの入出力ポートをコン
ピュータ周辺装置に接続するのに使用される典型的なタ
イプの（在来のUARTおよびそれに接続されたボーレート
発生器のような）在来のデータ送信機および受信機回路
系でさえも、電子的ノイズ発生器として動作し、且つ大
部分のMRIアプリケーションに互換性をもたせるには、
あまりに多すぎる電子的ノイズを発生する。
ノイズの問題は、MRIのイメージングシステムにおいて
一般的に見られる複素データ通信の要求により悪化され
る。例えば、中央コンピュータに接続されるべきMRIシ
ステム周辺機器は一般に異なる通信標準およびプロトコ
ルを必要とする。いくつかの装置は、RS−233C互換であ
るかも知れないが、他はそうではないであろう。互換性
を与え且つすべての周辺機器に同一のデータ伝送ネット
ワークに接続されることを可能とするために、ディジタ
ルプロトコル変換器が必要であるかも知れない。これら
のプロトコル変換器（その最もコスト効率が高く且つ用
途の広いものは、マイクロプロセッサベースであり且つ
プログラマブルである）は、通常それら自体の内部クロ
ック回路を備え、且つさらに多くの電子的ノイズを発生
する。静電シールドは、そのような変換器およびそれに
結合された回路要素により生じたノイズを低減できるが
除去することはできず、しかも一般に高価であり組み込
みが困難である。
その他の深刻な問題は、通信の信頼性である。MRIスク
リーン室には、一般には、極度に強いRFおよび磁場が存
在する。これらの磁場は、データケーブル上に、伝送デ
ータに「グリッチ」を生ずる電流を発生し得る。MRIシ
ステムに使用するのに適する通信ネットワークは、その
ような磁場が存在するときにも信頼できるように機能し
なければならい。
スクリーン室に付加的なディジタル制御回路系が配置さ
れることに伴うノイズおよび信頼性の問題により、過去
における多くの場合はそのような付加的な回路系を第１
の個所（すなわち、付加的な自動化を通して提供される
であろう改良されたシステムパフォーマンスおよび機能
を優先する）に設けることを単に控えていた。制御コン
ピュータとMRIスクリーン室内に配置されたいくつかの
異なる周辺装置との間に信頼できる通信を提供するため
に使用され得る「静かな」コスト効率のよいディジタル
通信ネットワークは、過去においては単に実現できなか
った。
もちろん、異なるアプリケーションのために多くの異な
るタイプのシリアル通信ネットワークおよびインタフェ
ースが存在する。最近では、National Semiconductor社
が、マイクロコントローラと外部周辺機器（あるいは他
のマイクロコントローラ）との間の低コストインタフェ
ーシングのために「MICROWIRE/PLUS」と称される双方向
の高速シリアル通信インタフェースを開発している。こ
のインタフェース標準は、周辺装置データバスをMICROW
IRE/PLUSネットワークに接続するために単一の８ビット
シリアルデータ入力／シリアルデータ出力のシフトレジ
スタを使用する。各ネットワークノードにマスタおよび
スレーブの動作を可能とするため内部あるいは外部のシ
フトクロックが選択できる。MICROWIRE/PLUSインタフェ
ースを通してデータを伝送するためには、マスタはスレ
ーブ割り込みポートピンを通してスレーブに信号を与え
る。スレーブが準備ができていることを示す応答をする
と、マスタは、それ自身のシフトレジスタからスレーブ
シフトレジスタ内へ８ビットがシフトされるようにする
（既にスレーブシフトレジスタ内にあるデータが同時に
マスタシフトレジスタへシフトされ、同時データ受信お
よび送信を可能とする）ための「シフトクロック」を発
生する。マスタおよびスレーブの両者は、望ましくは、
16ビットCMOS HPCマイクロコントローラを含む。メモ
リマッピングは、メモリアクセス命令により、マスタお
よびスレーブがそれら各々のシフトレジスタを直接的に
アドレスすることを可能とする。National Semiconduto
r社のMICROWIRE/PLUSインタフェースに関する更なる情
報は、例えば、AleafおよびLazovickによるアプリケー
ションノート「MICROWIRE/PLUS:Interface Made Easy」
のようなNational Semiconductor社の出版物に見いだす
ことができるであろう。
INTEL社も、各ノードにマイクロプロセッサを必要とす
るINTELビットバスを開発している。
［発明が解決しようとする課題］ しかしながら、これらの現存するシステムは、MRIスク
リーン室の敵対する環境を考慮して設計されていない。
データ通信ネットワークをMRIスクリーン室内で満足で
きるように動作させるために、強いRFおよび磁場にさら
されたときに、パフォーマンスの劣化を少ししかあるい
は全然こうむらないようにしなければならない−−そし
て、MRI画像が収集されている間に理論的に電子的ノイ
ズを全く生成しないようにしなければならない。さら
に、適切なMRIデータ通信ネットワークは、多くの異な
るタイプの周辺装置を同一のコンピュータに接続するこ
とを可能とすべきであり、通信されるべき異なるタイプ
の周辺装置に関する異なる通信を可能とするために十分
な融通性を提供すべきである。
［課題を解決するための手段および作用］ 本発明により提供されるMRIデータ通信ネットワーク
は、1Mbyte/secもの高速において低ノイズ動作および低
コストについて、理想的な特徴を持って設計されてお
り、MRIシステムにおける中速制御およびデータ収集機
能を実現するためのシリアルデータバスを提供する。
本発明の望ましい実施例により提供されるMRIシリアル
通信システムの主たる有利な特徴のいくつかは、次の点
を含んでいる。
・４チップセットの、アドレスデコード、パリティおよ
びラッチデータ出力レジスタを有する20のI/Oデータビ
ットの典型的なバスノード構成。
・1Mbit/secの最大スピード。
・ホストに対するバスノード割り込みのサポート。
・バスが使用中でないときにクロックおよびデータライ
ンはアクティブでない。
・バスノードに局部発信器を必要としない。
・バスは、同一バス上の混合ケーブルタイプを有する２
組の双方向ファイバ光ケーブルあるいは４つのツイスト
ペアケーブルにより伝送される。
・32までのバスノードが接続され得る。
・高い信頼性を得るためにデータおよびクロック信号の
ループバックが提供される。
・バスは、バス上のノードの固定された順序を必要とせ
ず、自動的に自己形成されている。
・ホストは診断サポートのために（各バスノードに設け
られたバイパスモードの使用により）ノード非接続の制
御を有する。
・ノードについての減縮されたまたは拡張された形成が
サポートされていて、ノードに送出されるまたはノード
から受信されるメッセージの長さをノード−バイ−ノー
ドベースでカスタマイズできる。
・低電力消費および高信頼性のためにノードインタフェ
ースにおける低いアクティブ装置カウント。
・バスノード当たり低コスト。
・遠隔RFコイルチューニング、患者ベッド位置監視、呼
吸停止画像トリガリング、および自動システムハードウ
エア故障検出、診断およびロギング。
本発明は、非常に融通性があり且つ低コストの通信シス
テムアーキテクチャを提供する。望ましい実施例におい
ては、通信システムの各ノードは、CMOS集積回路当たり
1800の等価ゲートを有する電子的プログラマブルアレイ
ロジック（EPLD）アプリケーション特定集積回路（ASI
C）によりインプリメントされたインタフェースが設け
られている。結果として得られるチップセットは、自己
クロック（局部発信器を必要としない）であり、４チッ
プ構成でパリティチェック付きの20bitのラッチされた
出力および入力を名目的に提供する。最小の２チップセ
ット構成を、４ビットのラッチされた入出力データ（し
かし依然としてパリティチェックをサポートしている）
のみを必要とするノードに使用することができる。もし
も、20bit以上のデータ入力またはデータ出力が必要な
らば、データ入力および／またはデータ出力を16bitの
増分で増加させるための付加的なチップを用意すること
ができる。このように、本発明により提供される結果的
なノードアーキテクチャは、接続される特定の周辺装置
に合わせて容易に拡張することができ且つ接続される特
定の周辺装置に容易にカスタマイズすることができる。
本発明の重要な低ノイズの特徴によれば、バスクロック
同期ループは、バスホストがアクティブにデータを送信
し且つ受信しているときにのみアクティブとなり、バス
上のノードは内部クロック回路を必要としない。したが
って、バスは、データが実際に送信され且つ受信されな
い限り（データ伝送は画像収集の間禁止することができ
る）、完全に「静かに」なる。
本発明のその他の有利な特徴によれば、クロックループ
がアクティブでないときに、バスノードは、バスホスト
に対する割り込み要求を発生することができる−−それ
によって、メッセージ転送を開始させる。
本発明により提供される更なる特徴によれば、各バスノ
ードは、入力（ノードからコンピュータへの）シリアル
データシフトレジスタおよび出力（コンピュータからノ
ードへの）シリアルデータシフトレジスタ−−すべての
ノードシフトレジスタは、通信ネットワークに沿って配
置された単一の長いシフトレジスタを形成すべく直列に
接続される。特に、ノード出力シフトレジスタの入力
は、バス上の「前段の（コンピュータにより近い）」ノ
ードの出力シフトレジスタの出力に接続され、ノード出
力シフトレジスタの出力は、バス上の「次段の（コンピ
ュータから更に遠い）」ノードの出力シフトレジスタの
入力に接続される。同様に、ノード入力シフトレジスタ
の入力は、バス上の「次段の」ノードの入力シフトレジ
スタの出力に接続され、ノード入力シフトレジスタの出
力は、「前段の」ノードの入力シフトレジスタの入力に
接続される。バス上の「最後の」ノードは、その出力シ
フトレジスタの出力がその入力シフトレジスタの入力に
接続されて、「ループバック」される。このアーキテク
チャは、任意のいかなる数のノードもそのように接続す
ることが可能であるから、拡張可能である。すべてのデ
ータ信号は、閉ループ内で通信されるので、高い信頼性
が達成される。
本発明により提供されるその他の特徴によれば、ノード
シフトレジスタを制御するために使用されるクロック信
号は、バスホストを起点とし、分離されたクロックルー
プにわたってバス上に送出され、最後のバスノードに
「ループバック」され、そしてバスホストに戻る。特
に、クロックパルスは、データパルスが通る方向の逆の
方向にバスを回って通ることが重要である。すなわち、
バス上の「第１の」ノードの入力シフトレジスタは、ク
ロック信号を最初に受信する−−この同じ入力シフトレ
ジスタは、中央コンピュータへのデータのビットを出力
するレジスタである。本発明のこの特徴は、どの与られ
たノードシフトレジスタの入力にも、該シフトレジスタ
にクロックパルスが到達するときまでにデータが安定に
存在することを確実にする。望ましい実施例において
は、２つの異なるクロックパルス幅が使用される。一つ
は、信号データシフトのためであり、他の一つは信号デ
ータのロードのためである。バスホストは、ループバッ
クされたクロックパルスの前縁を受信した後にのみ、ク
ロックパルスの後縁を送出し、それが上記ループバック
されたクロックパルスを正しく受信しない限り、更なる
データパルスを送出しない。このループバックの特徴
は、システムが高強度のRFまたは磁場にさらされたとき
にも、すべてのノードが信頼性を持ってクロックされる
ことを確実にする−−各ノードは、もしもホストにより
正しいループバッククロックパルスが受信されるなら
ば、正しいクロックパルスを受信したことが保証される
から。
本発明により提供される更にその他の特徴によれば、シ
リアル通信バスは自己形成する。各タイプのバスノード
は特有の識別（ID）番号が与えられる。ホストコンピュ
ータがシリアルバスをイニシエイトするときは、ホスト
はバス上にナルバッファ出力を送信し、応答して受信さ
れるデータパケットを読み込む。ホストコンピュータに
戻る各データパケットは、ホストがバス上に接続された
各ノードの同一性、パケット長および相対位置、並びに
バス上のノードの総数を決定できるように、それが発生
したノードのIDおよびノードにより要求されるパケット
長を含んでいる。異なるタイプの多数のノードがどんな
順序でもバスに沿って接続することができ、ホストコン
ピュータはバス形成についてあらかじめプログラムされ
る必要はない。
どんなMRI周辺サブシステムも、本発明の望ましい実施
例により提供されるシリアル通信システムに接続される
ように設計することができる。シリアルバスノード間に
用いられるケーブル接続のタイプは、（スクリーン室内
への最初の区間は２つの双方向ファイバ光ケーブルを具
備することが望ましいけれども）システムの要求に応じ
て変化させることができる。例えば、一旦スクリーン室
内へ入ってしまえば、ノイズ（例えば、MRI RF磁場コイ
ルからの）が過大とならない限りシールドされたツイス
トペアケーブルを使用してもよい。
［実施例］ 第１図は本発明によるシリアルデータ通信システム50の
現時点で望ましい実施例の模式的ブロック図である。シ
ステム50は、ホストコンピュータ52、DMA（“direct me
mory acess"）ボード54、シリアルバスコントローラ10
0、分配ボックス300、およびシリアルデータバス350を
有している。シリアルデータバス350は、信号リンク360
により接続された１個以上のシリアルバスノード400を
有する。
望ましい実施例では、バスホスト52は、MRIシステムに
おける制御機能（画像収集機能ではなく）を提供するた
めに使用されるMicroVax II32ビットスーパーマイクロ
コンピュータである。ホストコンピュータ52は、標準の
在来の「Ｑバス」を通して、望ましい実施例において
は、在来のDRV11−ＷタイプのMicroVax DMAボード54へ
または在来の「ユニバス」を通して在来のDR11−Ｗ DM
Aボードへ接続される。ホストコンピュータ52とDMAボー
ドとの間の相互作用は、当業者によく知られている。要
するに、ホストコンピュータ52は、ホストコンピュータ
により実行されるメモリアクセス命令を通してDMAボー
ド54におけるいかなるロケーションもアドレスすること
ができる。更に、DMAボード54は、それ自体で、ホスト
コンピュータ52による直接の管理および制御無しで、そ
のメモリロケーションから通信システム50の残部へデー
タを送信し、通信システムからデータを受信し、このデ
ータをその内部メモリへ格納することができるDMAボー
ド54は、単純で且つ信頼性のあるハードウエアポートイ
ンタフェースを提供し、且つDigital Equipment Corpor
ation（DEC）社（Maynard,Massachusetts）により製造
されたPDP−11/24およびMicroVax IIミニコンピュータ
におけるADCインタフェースに一般に使用されるボード
タイプである。
DMAボード54への転送およびDMAボード54からの転送は、
ユーザ制御のもとで16bitのパラレルデータの形で行わ
れる。DMAボード54は、メインメモリに対して読み出し
後書き込み動作が可能であり、この特徴は望ましい実施
例においては、単一メモリバッファにて、送信されたデ
ータに代えて受信されたデータを格納するために使用さ
れる。DMAボード54は、送信され／受信されるべきワー
ドの総数が送受信されると直ちに自動的にホストコンピ
ュータからの割り込みを要求し、ホストコンピュータ52
は、この割り込み要求に応答して受信データを読み込み
且つ分析する（また、送信のために付加的な応答メッセ
ージをバッファに格納するかも知れない）。
DMAボード54とシリアルバスコントローラ100との間のイ
ンタフェースは、Digital Equipment Corporation（DE
C）社により特定され且つ定義されて、DR11−ＷおよびD
RV11W DMAコントローラボードに関連する種々の文献と
して発行された標準インタフェースである。DMAボード5
4は、シリアルバスコントローラ100に16bitのパラレル
出力（ホストからの）データを、３つの「機能ビッ
ト」、（DMAボードがホストコンピュータ52のメモリア
クセスの取扱いに占有されており、そのためシリアルバ
スコントローラによるアクセスが不可能である時を示
す）ビジー信号、およびシリアルバスコントローラに対
してDMAボードがその前に要求された動作を完了してお
り次に要求されるメモリへのまたはメモリからの転送を
行う準備ができていることを示すレディー信号と共に、
一度に送る。シリアルバスコントローラ100は、DMAボー
ド54に16bitのパラレル入力（ホストへの）データを、
（シリアルバスコントローラの状態を示す）３つの状態
ビット、（シリアルバスコントローラにDMAボード操作
の状況を制御することを可能とする）種々の制御信号、
およびサイクル要求信号（シリアルバスコントローラ
は、DMAボードによりサービスを受けることを必要とす
るときにこのサイクル要求信号を有効とする）と共に送
る。
〈バス350の全体のアーキテクチャ〉 第２図は、シリアルバス350の全体のアーキテクチャの
高レベルのブロック図である。ここでのおよび以下の議
論のために、「出力」および「入力」の語は、通常、ホ
スト52からみたものとする。すなわち、「入力データ」
とはバス350からホスト52に入力されるデータを意味
し、「出力データ」とはホストからバスへ出力されるデ
ータを意味する。
第２図は、３個のシリアルバスノード、すなわち、ノー
ド400a、400bおよび400cを有するバス350を示してい
る。ノード400aは、バス350上で最も「上流の」すなわ
ち「最初の」ノードであり、したがってホスト52に「最
も近く」そしてシリアルバスコントローラ100に直接的
に（望ましい実施例では分配ボックス300を通して）接
続されている。ノード400nは、バス350上で最も「下流
の」ノードであり、したがって「最後の」ノード（ホス
ト52から「最も遠い」）である。ノード400bは、ノード
400aと400nとの間に接続されている。最初のノードと最
後のノードとの間のバス350上には、実質的にいかなる
所望数のシリアルバスノードをも接続し得るが、望まし
い実施例では、ノードの総数は、データ伝送効率を理由
として14個に制限される。もしも望むならば最初と最後
のノードは同じノードであってもよい。
シリアルバスコントローラ100は、シリアルデータ出力
シフトレジスタ102、シリアルデータ入力シフトレジス
タ104、およびマスタクロック発生器112を有する。各ノ
ード400は、シリアルデータ出力レジスタ402およびシリ
アルデータ入力レジスタ404を有する。コントローラシ
リアルデータ出力レジスタ102は、バス350上のノード40
0に伝送するためにホスト52より発生されたデータを収
容し、コントローラシリアルデータ入力レジスタ104
は、ホストに入力するためにノード400より発生された
データを受信するために使用される。コントローラ100
からのシリアルデータ出力ラインは、コントローラシリ
アルデータ出力レジスタ102の出力をノード400aの出力
シフトレジスタの402aの入力に接続する。出力シフトレ
ジスタ402aの出力は、ノード400bの出力シフトレジスタ
402bの入力に接続され、以後同様にして、最後のノード
400nの出力レジスタ402nの入力は、ノードバス350上の
最後から２番目の出力レジスタ402の出力に接続され
る。一方、最後のノード400nの出力シフトレジスタ402n
の出力は、いわゆる「ループバック」接続405において
それと同じ最後のノードの入力シフトレジスタ404nの入
力に接続される。最後のノードの入力シフトレジスタ40
4nの出力は、「最後から２番目」のノードの入力シフト
レジスタ404の入力に接続され、以後同様にして、ノー
ド400bの入力シフトレジスタ404bの出力は、最初のノー
ドの入力シフトレジスタ404aの入力に接続される。最初
のノードの入力シフトレジスタ404aの出力は、コントロ
ーラ100の「SERIAL DATA IN」入力を介してコントロー
ラ入力シフトレジスタ104の入力に接続される。コント
ローラ100は、入力シフトレジスタ104の内容をパラレル
に読み取り、それをDMAボード54を介してバス350からの
入力としてホストコンピュータ52へパスする。
第２図によれば、すべての出力シフトレジスタ402は、
実際に、コントローラ100と各ノード400a〜400nの間に
分布される単一の長い出力シフトレジスタを形成すべ
く、コントローラ出力シフトレジスタ102に直列に共に
接続されていることがわかる。同様に、すべての入力シ
フトレジスタ404も、コントローラ100と各ノード400a〜
400nの間に分布される単一の長い入力シフトレジスタを
形成すべく、コントローラ入力シフトレジスタ104に直
列に共に接続されている。望ましい実施例において、最
後のノード400nにおけるループバック接続によって、出
力レジスタ402、102からなる分布出力シフトレジスタ
も、入力シフトレジスタ404、104からなる分布入力シフ
トレジスタ直列に接続されている。
望ましい実施例においては、すべての個々の出力シフト
レジスタ402およびすべての個々の入力シフトレジスタ4
04は、コントローラのマスタクロック発振器112により
発生される共通のクロック信号によりクロックされる。
このクロック信号は、コントローラ100の「CLOCK OUT」
出力を起点とし、ノード400a〜400nを通って外向きに流
れ、接続405において「ループバック」され、ノード400
n〜400aのすべてを通ってコントローラに向けて流れ、
そしてコントローラ出力シフトレジスタ102をクロック
すべく、コントローラ100内に戻る。望ましい実施例に
おいては、クロックパルスは、データのビットの流れる
方向のちょうど逆の方向にバス50を回る方向に流れる。
（このシフトレジスタがDMAボード54からパラレルにロ
ードされる時のすぐ後にコントローラ出力シフトレジス
タ102の出力において可能となる）バス350上にデータの
ビットを出力するため、コントローラのマスタ発振器11
2は、最初にコントローラ自身の入力シフトレジスタ104
を１ビットだけシフトしそしてコントローラクロック出
力ライン上に出力されるクロックパルスを発生する。こ
の出力されたクロックパルスは、最初に、データバス35
0上に接続された最初のノード400aの入力シフトレジス
タ404aに達する−−この入力シフトレジスタにそのデー
タをコントローラに「向けて」１ビットシフトさせる。
該クロックパルスは、バス350上を外側に向かって流れ
続け、ノード入力シフトレジスタ404b〜404nを逐次シフ
トさせる。同クロックパルスは、接続405において「ル
ープバック」され、最後のノード出力シフトレジスタ40
2nにその「最後の」ビットの最後のノード入力シフトレ
ジスタ404nの入力に向けてシフトさせる。それから、該
クロックパルスは、コントローラ100に向かって流れ、
出力シフトレジスタ402n〜402aを逐次シフトさせる。該
クロックパルスは、最終的に、コントローラの「CLOCK
IN」入力に印加され、コントローラ出力シフトレジスタ
102を１ビット位置シフトさせる−−この出力シフトレ
ジスタに収容される「次の」ビットを、次のバスクロッ
クサイクルに備えて最初のノード出力シフトレジスタ40
2aの入力において有効とする。
クロックパルスをデータパルスの流れるのと逆の方向に
流れるようにすることにより、望ましい実施例は、その
入力に印加されるビットが安定となりレベルを確定する
前に入力または出力シフトレジスタがクロックされない
ことを確実にする。言い換えれば、クロックパルスが最
初のノード入力レジスタ404aをクロックしたときに、次
のノード入力シフトレジスタ404bの出力が安定となり且
つ確定されることが保証される（入力シフトレジスタ40
4bは最後のクロックサイクル以来クロックされておら
ず、そのため比較的長い期間にわたって状態を変化しな
い）バス350上でデータパルスが伝達するのと逆の方向
にクロックパルスを伝達させることにより、クロックパ
ルスが安定でない値においていかなる入出力レジスタを
もシフトできる可能性はない−−そしてクロックパルス
とデータパルスとの間にはいかなる競合条件もない（そ
のような競合条件は、システム50に沿うデータ伝達にビ
ットエラーを生じさせ得る）。
第２図からわかるように、すべての出力シフトレジスタ
402が同じ長さを持っているわけではなく、すべての入
力シフトレジスタ404が同じ長さを持っているわけでは
ない。更に、与えられたノードの出力シフトレジスタ40
2は、同じノードの入力シフトレジスタ404とは異なる長
さを有するかも知れない。この柔軟性および結果として
得られる付加的な融通性は、（第3A〜3D図に関連して手
短により詳細に説明されるであろう）シリアルバスノー
ド400の各々のモジュラーアーキテクチャのために、望
ましい実施例において容易に提供される。望ましい実施
例においてこれらシフトレジスタの各々に収容されるビ
ットの総数に制約があるけれども（例えば、与えられた
どのノードシフトレジスタ402、404も、望ましい実施例
においては、16ビットの倍数の長さを持たねばならな
い）、周辺機器−周辺機器ベースにおいて、システムア
ーキテクトに各タイプの周辺機器のためにいくつかの入
出力ビットを用意するかを決定することを許容すること
により、実質的に付加的な柔軟性が提供される。ある周
辺機器（例えばディスプレイ等）は、ホストコンピュー
タ52によりそれらに多数のビットが出力されることを要
求し、依然として少ない数のビットのみをホストコンピ
ュータに戻す。他の周辺機器（例えばRFチューニング計
測のための反射計のような検出器）は、ホストコンピュ
ータ52により小数の制御ビットのみがそれらに送信され
ることを要求するが、該ホストコンピュータへ比較的多
数のビットを送信する。更に、異なるタイプの周辺装置
は、異なる数の入出力ビットを要求するであろう（例え
ば、ホストコンピュータ52は、１ディジットのディスプ
レイ装置へよりも５ディジットのディスプレイ装置への
方が多数のビットを送らねばならない）。これらの異な
る要求は、望ましい実施例においてシステム50のアーキ
テクチャにより容易に適合される。
望ましい実施例においては、メッセージは、パケットを
受信するためノードの出力シフトレジスタの長さに正し
く対応する長さを有するパケットとしてノードへ送られ
る。同様に、望ましい実施例においては、ホストへのメ
ッセージの起点となるノード400xは、ノード入力シフト
レジスタ404xの長さに対応する長さを有するパケットを
フォーマットする。望ましい実施例において、入出力パ
ケットは、同じフォーマットを有し、このフォーマット
は第2A図に示される。
望ましい例のメッセージパケットフォーマットは、固定
長（望ましい実施例では12bit）を有する「ヘッダ」部1
80、および望ましい実施例では可変長を有するデータ部
190を含む。ヘッダ部180は、例えば、４ビットのノード
タイプ（またはアドレス）識別（ID）フィールド182、
４ビットの入力パケット長フィールド184、３ビットの
機能コードフィールド186、および単一ビットのパリテ
ィフィールド188のような、バス350をサポートするため
に必要な「ハウスキーピング（管理）」情報を伝送す
る。データ部190は、最小固定４ビット長（望ましい最
小パケット長を16ビットに等しくする）のデータ列19
2、および可変長データ列194（可変列194は、望ましい
実施例においては、16の整数倍の長さを有する）を含
む。望ましい実施例におけるパケット長フィールド184
は、当該パケットに含まれる16ビットワードの数の２進
表記を収容する−−データビットだけでなくヘッダも
（そしてそれは出て行くメッセージを受け取ろうとする
ノードの出力シフトレジスタ402の長さ、またはメッセ
ージを発生するノードの入力シフトレジスタ404の長さ
に対応する）。望ましい実施例においてパリティフィー
ルド188は、パケット全体を保護する−−データビット
だけでなくヘッダも（所望により、パリテイ情報に代え
てあるいはそれに加えてCRCのような他のエラー訂正情
報を用いることもできることは理解されるであろう）。
望ましい実施例において、出て行くメッセージのため
に、コントローラ100およびホスト52は、特定のノード
を意図するメッセージパケットの前後に十分な数のビッ
トをシフトするように応答し得、その結果、コントロー
ラがノードにその出力シフトレジスタを読ませるとき
に、メッセージパケットは受け取ろうとするノードの出
力シフトレジスタ402に収容される。望ましい実施例に
おいて、すべてのノード400は、（後に説明されるよう
に）同時にロード動作を実行するように制御される。し
かしながら、それらの出力シフトレジスタ402に格納さ
れた「有効な」メッセージパケットを有するノード400
のみが、実際にそれらのシフトレジスタから情報を読
み、それらに結合された周辺装置を有効にするであろ
う。望ましい実施例において、１以上の出て行くメッセ
ージパケットはどの与えられたときにも送信され、その
結果、コントローラ100がすべてのノードにロード信号
を送信したときに、１以上のノード400が、各々のノー
ド出力シフトレジスタ402に格納された「有効」データ
を得るであろう。
望ましい実施例において、入ってくるメッセージのため
には、コントローラ100は、ホストがどのメッセージパ
ケットを読もうとする前に、DMAボード54メモリを介し
て、すべてのノード入力シフトレジスタ404a〜404nから
なる集合的な分布された入力シフトレジスタのすべての
内容をシフトする。すべてのノード400は、望ましい実
施例において、バス350がアククィブになるたびにメッ
セージパケットを発生する（ホスト52は、バス350がア
クティベートされている理由に依存して、ある時点で入
ってくるパケットのいくつかまたは大部分を無視するこ
とを選択できる）。各ノード400は、メッセージヘッダ
部180を発生し且つコントローラ100からロード信号が受
信されるたびにそのメッセージヘッダ部をその入力シフ
トレジスタ404にロードする（望ましい実施例において
は、このロード動作は、ノードがその出力データレジス
タ402の内容を読むのと同時に行われ、コントローラ100
がバスクロックループ上に置く特別な「ロード」タイプ
のクロック信号に応答してほとんど同時にすべてのノー
ドにより行われる）。ノード400は、このときメッセー
ジパケットデータ部192、194をもロードする−−個々の
ノードに結合された周辺装置のタイプによって特定のデ
ータがロードされる。
通信システム50の全体のアーキテクチャおよび動作が説
明された。システム50の各構成要素の詳細な構成、機能
および動作を第３〜7B図に関連して説明する。
〈シリアルバスコントローラ100〉 望ましい実施例において、シリアルバスコントローラ10
0は、ホストコンピュータ52の背面に位置するプリント
回路基板の形であり、DMAボード54にのみ接続されてい
る。シリアルバスコントローラ100の詳細な模式図は第
３図に示される。シリアルバスコントローラ100は、デ
ータ出力（ホストから）シフトレジスタ102、データ入
力（ホストへ）シフトレジスタ104、プログラムされた
ロジックアレイ（PLA）106（U1）（DMAボード54とイン
タフェースするために応答するPLA）、108（U2）（コン
トローラの状態に追従し続けるために応答するPLA）お
よび110（U4）（バス割り込みを取り扱い且つ「グリッ
チ」を検出するために応答するPLA）、マスタクロック
発振器112、および各種入出力バッファ114を有する。
シリアルバスコントローラ100は、DMAボード54からの一
度に16ビットの転送をDMAボードの内部アドレスカウン
タをインクリメントすることなく開始する（例えば、制
御、「ATTN−DRV」および「CYCLE REQUST」、ライン
を、在来のDMAボード54で要求された方法で制御するこ
とにより）。これらのラインにあらわれる制御信号に応
答して、DMAボード54は、16ビットのパラレル出力デー
タをデータ出力ライン上に供給する。そしてそれは、シ
リアルバスコントローラ100によりデータ出力シフトレ
ジスタ102へロードされる。そして、シリアルバスコン
トローラ100は、シリアルデータ出力ラインを通して
（分配ボックス300経由で）バス350に対し一度に１ビッ
トのシリアル形式でデータ出力レジスタ102の内容を送
る処理を始める−−同時にバス350からデータ入力ライ
ン上にあらわれるデータをデータ入力シフトレジスタ10
4内にクロックする。16ビットすべてがデータ出力シフ
トレジスタ102から送られ且つ16ビットがデータ入力シ
フトシフトレジスタ104に受信されて格納されたとき
に、シリアルバスコントローラ100は、データ入力シフ
トレジスタ104の内容をDMAボード54にちょうど送信され
た16ビットデータワードが受信されたのと同じメモリロ
ケーションに書き込ませる。シリアルバスコントローラ
100は、通信のためにDMAボードにより保持されるブッフ
ァの次のロケーションへ（例えば在来のDMAボードによ
り要求されるような制御ラインおよび状態ビットライン
を通して）DMAボード54をそのアドレスカウンタをイン
クリメントするように制御する。
シリアルバスコントローラ100を分配ボックス300に接続
するシリアルデータ出力およびシリアルデータ入力ライ
ンに加えて、コントローラをバス350に接続する「SERIA
L CLOCK OUT」ラインおよび「SERIAL CLOCK IN」ライン
も存在する。シリアルバスコントローラ100は、データ
出力シフトレジスタ102の内容がバス350上にシフトアウ
トする準備ができたときに（例えばDMAボード54により
生成されるRDYライン信号に応答して）、マスタクロッ
ク発振器クロック信号に応答して（ドライバインタフェ
ースPLA106を介して）バスクロック出力信号も発生す
る。PLA106で発生されるこれらのバスクロック信号は、
シリアルバス350ノード400の各々をクロックするのに用
いられる−−データ出力シフトレジスタ102からバス350
へのデータストリームをクロックするのにも。特に、望
ましい実施例においては、PLA106で発生されるクロック
出力バスクロック信号は、バス350上の「最も上流の」
ノード400aに送信され、そしてそれは、それらを他のノ
ードの各々へパスする。クロック信号が「最後の」ノー
ド400nへ到達したとき、それはループバックされ、シリ
アルバスコントローラ100のクロック入力ライン入力あ
らわれるようにすべてのノードを通して戻される。この
同じクロックが通信バス350の全長横切った後、データ
出力シフトレジスタ102からバス350へのデータの次のビ
ットをクロックするのに用いられる。望ましい実施例に
おいては、シリアルバスコントローラ100は、ノイズ除
去を改善するため同じクロックパルスの後縁がクロック
出力ラインに送信されるまで、クロックパルスの前縁を
受信すべくクロック入力ラインにあらわれるようにする
必要がある。PLA110も、クロック出力ラインに印加され
るクロックパルスが「ループバック」し且つコントロー
ラ100に戻るのに失敗した時を検出し、DMAボード54に割
り込みをかける。
コントローラ100もまた、ノード400がバスサイクルを要
求したときにDMAボード54に警告するために応答する。
上述のように、ノード400クロック入力ライン上に特別
な極端に広いクロックパルスを与えることによりバスサ
イクルを要求することができる。PLA110は、そのような
広いパルスを検出する。ノード割り込み要求が受信され
ると、PLA110は、PLA108がDMAボード54に割り込みをか
けるためATTN−DRV信号に翻訳するIRQO出力を生成す
る。DMAボード54は、ホスト52に割り込みをかける。ホ
スト52は、バスサイクルを生じさせることで割り込みに
対するサービスをする。
〈分配ボックス300〉 望ましい実施例においては、ノード400を共に接続し且
つ最初のノード400aをコントローラ100へ接続する通信
リンク360上のシリアルデータ出力およびクロック入力
信号は、いくつかのケースでは、２つの信号を分けるの
に使用される適切なTTL/光変換回路系により同一の双方
向光ファイバにより伝達される。同様に、シリアルデー
タ入力およびクロック出力信号は、他の双方向光ファイ
バにより伝達される。他のケースでは、リンク360は、
シールドされツイストペアケーブルにより構成される。
望ましい実施例においては、分配ボックス300は、コン
トローラシリアルデータ出力ラインおよびコントローラ
クロック出力ライン上に存在するTTLレベルシリアルお
よびクロック信号を電気信号から光信号へ変換し且つそ
れら光信号をMRIスクリーン室に入る双方向光ファイバ
光ケーブルに印加する回路系を含む。分配ボックス300
も、双方向ファイバ光ケーブルを通ってスクリーン室か
ら戻る光シリアルデータ入力およびクロック入力信号を
TTLレベルに変換し且つ結果として得られるTTLレベルを
シリアルバスコントローラ100のクロック入力およびシ
リアル入力入力に印加する付加的な回路系を含む。コン
トローラ100とMRIスクリーン室内に位置する最初のノー
ド400との間のファイバ光ケーブルの使用は、MRIスクリ
ーン室の外側のシステム50のどのどの構成要素とMRIス
クリーン室の内部のどの構成要素との間にも導電リンク
が存在しないことを確実にする。分配ボックス300とス
クリーン室内の最初のシリアルバスノード400aとの間の
リンクは、これら双方向光ファイバ光ケーブルを経由す
ることが望ましいが、望むならば在来の４つのツイスト
ペアケーブルをスクリーン室内のシリアルバスノードを
共に接続するのに用いてもよい。同様に、スクリーン室
の外側のどのノード400も、所望するならば分配ボック
ス300へまたは互いに在来のシールドされたツイストペ
アケーブルで接続してもよい。
〈バスノード400〉 第3A〜3D図は、本発明によるシリアルバスノード400
（例えばノード400n）の現時点で望ましい実施例の詳細
な模式図である。シリアルバスノード400の心臓は少な
くとも２個の（そして一般には４個以上の）アプリケー
ション特定カスタム集積回路（ASIC）406〜412のチップ
セットである。望ましい実施例においては、ノード400
についての最小構成は、１個の「Ａ」パラレル入力シリ
アル出力チップ406（16ビット幅の入力シフトレジスタ4
04として働く）、および１個の「Ｂ」シリアル入力パラ
レル出力チップ410（16ビット幅の出力シフトレジスタ4
02として働く）である。この最小構成は、ホストコンピ
ュータ52からの16ビット幅のメッセージパケットの受信
を可能とし、周辺機器からホストコンピュータへ戻る16
ビット幅のパケットのパスを可能とする。もしも周辺機
器がホストコンピュータ52へ付加的な出力ビットの送信
をしなければならないならば、１個以上のパラレル入力
シリアル出力の「Ｄ」チップ408もノード400に含まれ
る。第3A〜3D図に示される構成には、そのような付加的
なチップ「Ｄ」が設けられている。各「Ｄ」チップは、
ノード400により伝送されるメッセージのデータ部190に
新たな16ビットのデータを加える。
同様に、第3A〜3D図に示される構成には、32ビット幅の
出力シフトレジスタ402を提供するための付加的なシリ
アル入力パラレル出力の「Ｃ」チップ412が含まれてい
る。
ノードデータコネクタ414は、バス350の部分も最も「上
流に」接続し、更なるデータコネクタ416とバスと下流
の点で接続する。したがって、望ましい実施例において
は、データコネクタ414は、直接的にコントローラ100
へ、あるいは他のノード400へ接続される。データコネ
クタ416は、バス350に沿って分配ボックス300から「よ
り遠くの」他のノード400のいずれかに接続される。
〈DMAバッファの内容〉 第8A〜8B図は、バス350へのデータ転送の前後のDMAボー
ド54の例示的なメモリマップの模式図である。これらの
メモリマップは（単純化して）第２図に示される３ノー
ドアーキテクチャを反映しており、次のノード構造を仮
定している。
ノード 出力レジスタ幅 入力レジスタ幅 400a 32ビット 16ビット 400b 32ビット 32ビット ・ ・ ・ ・ ・ ・ ・ ・ ・ 400n 16ビット 48ビット バス転送の前に、ホスト52は、集団としての出力シフト
レジスタの所望の内容と同一の画像をDMAボード54メモ
リバッファに書き込まねばならず、それらのバッファワ
ードに、有意データをメッセージが意図する特定のノー
ド400の出力シフトレジスタ402へ転送されるであろうそ
れらのバッファワードに挿入し且つ有効データをバッフ
ァの残りワード内に書き込む。
第8A図は、メッセージパケットを第２図に示されたノー
ドに転送するためのDMAバッファ54の例示的な内容を示
している。後続のメッセージを整列させるため１つのナ
ルワードがDMAバッファの最初のロケーションに書き込
まれる。１つのナルワードが最後のノードの16ビット幅
出力シフトレジスタ402nに対応するDMAバッファ54aのワ
ードに書き込まれ、意味のある正しくフォーマットされ
たメッセージパケットが、バッファのメッセージを受信
しようとするノード400bの出力シフトレジスタ402bに対
応する位置に書き込まれ、最初のノード400aの出力シフ
トレジスタ402aに対応するバッファのロケーションに２
つのナルワードが書き込まれる。このようにして、バス
350上にバッファの内容が送信されたときに、バッファ5
4aのワードは、ノード400の出力シフトレジスタ402内に
実際に「マップ」される。望ましい実施例では、ホスト
52は、まもなく説明される自己形成ルーチンを実行する
ことによりこのマップの特徴を決定し、このプロセスか
ら各ノード出力シフトレジスタに結合されたワードの数
（出力パケット長）に従った各個別ノード出力シフトレ
ジスタ402に対応するバッフア54aへのオフセットを得
る。バッファのマップされた部分におけるビットの総数
は、マップされたバッファ全体が分布出力シフトレジス
タ402に転送されることを確実にするためにコントロー
ラ100が発生しなければならない出て行くクロックパル
スの数である。
バッファ54aをバス350に伝送するために、コントローラ
100は、ロードクロックパルスおよびそれに続くバッフ
ァを転送するのに必要な総数のクロックパルスを発生す
る。ところで、分布入力シフトレジスタ404からのデー
タはコントローラ100に流入し、「読出し後書き込み」
動作を用いてバッファ54aのワードに書き込まれる。分
布入出力シフトレジスタの長さは、入出力DMAバッファ5
4b、54aの長さを等しくするために要求されるナルワー
ドを挿入することにより補償されているので、分布入力
シフトレジスタ402の全内容を読み込むのに必要なクロ
ックパルス数は、バッファ54aの内容を分布出力シフト
レジスタ402に伝送するのに必要なクロックパルスの数
に等しい。
分布出力レジスタ402の全長が、分布入力レジスタ404の
全長よりも大きいときは、バッファ54aは、分布出力レ
ジスタを満たすのに充分なワードを含まなければならな
い。バスサイクルが完了した後、バッファ54aの「先
頭」は、ノード400a〜400nの入力レジスタ404の内容を
含み、それに入力レジスタ404を通って出力レジスタの
下流部から「ラップアラウンド」しコントローラ100に
戻るいくつかの付加ワードが続く。ホスト52は、これら
の付加ワードを無視し分布入力レジスタ404から読み込
まれたワードを含むバッファ54aの部分のみを検査す
る。
分布出力レジスタ402の全長が、分布入力レジスタ404の
全長よりも小さいときは、バッファ54aは、分布出力レ
ジスタの内容を格納するのに充分なワードを含まなけれ
ばならない。バスサイクルが始まる前に、ホスト52は、
バッファ54aの「先頭」に充分なナルワードをロードし
なければならず、したがって、コントローラ100が、入
力レジスタ404の内容を読み取るのに充分なクロックパ
ルスをバッファ内に送出したときに、ナルワードは、ル
ープバック接続405を介して「ラップアラウンド」し、
バッファの「底部」の有用な入力パケットが分布入力シ
フトレジスタをちょうど満たす。
データ伝送動作が終了したときは、バッファ54aは、バ
ス350に接続された各ノード400からのメッセージパケッ
トを収容している。ホスト52は、特定のノード400によ
り送信されたデータを決定するためバッファ54aのある
ワードのみを検査し、あるいは、全てのノードから伝送
されたデータを決定するためバッファの全内容を検査す
る。全てのノード400は、バス350の各アクティベーショ
ン毎にメッセージパケットを送信するので、コントロー
ラ100が、バス350を単にアクティベートし、ベース上に
充分な数のナルパケットを送信するだけでノード400か
らの割り込み要求パルスに応答するのに充分である。言
い換えれば、ノードからの割り込み要求は、望ましい実
施例では、実際、割り込みを発生したノードを識別すべ
き割り込み要求無しにどのノードが割り込みを発生した
かを決定するために割り込みが受信された後にノード40
0をポーリングすることにより、「無個性で」取り扱わ
れる。このことは、バス350上の伝送オーバヘッドを低
減しノード400の設計を単純化するが、ホスト52にバッ
ファ54aの全受信内容を検査することを要求する。この
ホスト52により実行されるべき作業の増加によるバス35
0の単純化は、ホスト52の著しい処理能力およびスピー
ドを利用することにより、バスおよびノードのハードウ
エア要求の最小化の設計目標と予循しない。
〈例示的なプログラム制御ステップ〉 第９図は、ホスト52によりシリアルバス350を初期化す
るための初期化および自己形成ルーチン500の例示的な
プログラム制御ステップのフローチャートである。アプ
リケーションプログラムの要求に応答して、ルーチン50
0が呼ばれ、シリアルバス350を初期化することおよびサ
イズで整理することが要求される。そうすると、ホスト
52は、DMAボード54メモリに分布出力レジスタ402および
分布入力レジスタ404の大きい方の最大許容サイズより
も大きいバッファ54aをリザーブする（ブロック504）。
ホスト52は、このリザーブされたバッファ54a内にナル
ワードを書き込み（ブロック504）、且つDMAボード54に
求められていない割り込みをサービスすることを可能と
する（ブロック506）。最後に、ホスト52は、データ転
送のためにDMAボード54を初期化し、データ転送を開始
する。
DMAボード54は、バス350上に分布する出力シフトレジス
タ402へのバッファ54aの全ての（ナル）内容の転送を進
め、同時にバス上の各全てのノード400からメッセージ
パケットを読み込む。転送の最後において、有効なデー
タを収容するノード出力レジスタ402はなく、したがっ
て、バス初期化ステップの結果として、結合されたどの
周辺装置もそれらの個々のノードからパラレルデータを
受信しない。バッファ54aの全ての問題なく転送された
とき、DMAボード54は、ホスト52に割り込みをかけ、ホ
ストがバッファ54aをアクセスし得るようにする（ブロ
ック510）。
ホスト52は、バッファ52の内容をスキャンし、全てのヘ
ッダ180の位置を確認する（ブロック512）。ホスト52
は、各ヘッダ180のID番号フイールド182により周辺装置
のタイプを決定するためにルックアップテーブルを用い
（ブロック512）、ホストが維持するルップアップテー
ブルから入出力パケット長を得る。上記ルップアップテ
ーブルは、各異なるタイプのノード（周辺機器）につい
て入出力パケット長を特定する。ホスト52は、このタイ
プおよび長さの情報から、それ自身のメモリ内にカレン
トバステーブルをつくる（ブロック514）。このテーブ
ルはステーション番号とバス位置がリストされている。
ホスト52は、ホストが受信メッセージパケットを終え、
ナル列に出会うまで、ブロック512、514のステップを実
行し続ける。ホスト52は、分布出力レジスタ402および
分布入力レジスタ404の長い方と同じにバッファ54aのサ
イズを決定する。
第10Aおよび10B図は、メッセージパケットをバス350上
の特定のノード400（例えばノード400b）に伝送しおよ
び／または（全ての）バスノードからメッセージを受信
するために、ホスト52により実行される送受信ルーチン
600に含まれる例示的なプログラム制御ステップのフロ
ーチャートである。
アプリケーションプログラムがバスサイクルを要求した
ときに（ブロック602）、ルーチン600は、最初に、アプ
リケーションプログラムが供給されたステーション（ノ
ード）番号および該ノードに送信されるべきデータを得
る（ブロック604）。ルーチン600は、パケット長を決定
するためにルーチン500のブロック514で形成されたカレ
ントバステーブルを用い、且つメッセージが送られるべ
きノードに対応するDMAバッファ54a内にオフセットされ
る（ブロック606）。ホスト52は、ユーザ供給データを2
0ビットデータフィールドにエンコードし（ブロック60
8）、データの先頭に適切なヘッダ部180を付加し（ブロ
ック610）、そして新たに形成されたメッセージパケッ
トをDMAバッファ54aの適切なオフセット部分に挿入する
（ブロック610）、もしも、ルーチン600が、バスノード
400により発生された割に込みにより呼ばれたならば、
ブロック604〜610のステップはスキップされ、そしてホ
スト52は単にバッファ54aはナル列を収容することを確
実にする。いずれの場合にも、ホスト52は、DMAボード5
4が求められていない割り込みを取り扱うことを可能と
し（ブロック612）、シリアルバス350上にバッファ54a
の全てを転送するためにDMAボードを初期化し（ブロッ
ク614）、そしてDMA転送を開始する（ブロック616）。
DMAボード54が、バス350上にある分布シリアルデータ出
力レジスタ402へのバッファ54aの全内容の転送を完了し
た後、DMAボードはホストに割り込みをかける（ブロッ
ク618）。もしもコントローラ100が転送中に「グリッ
チ」を検出すると、アプリケーションプログラムに対し
てエラーが報告される（ブロック620）。ホスト52は、
アプリケーションプログラムに対してDMAステータスも
報告し（ブロック622）、パリティチェックにより適切
なパケットが正しく受信されたことを確認し（ブロック
624）、関心のある１以上の受信パケットに含まれるデ
ータをデコードし（ブロック626）、そしてデコードさ
れたデータをユーザに伝送する（ブロック628）。
以上、本発明を現時点で最も現実的でかつ望ましいと思
われる実施例について説明したが、本発明は開示された
実施例にのみ限定されず、本発明の要旨に含まれる範囲
内で等価に且つ種々に変形することができる。
［発明の効果］ 本発明により提供されるMRIデータ通信ネットワークに
よれば、1Mbyte/secもの高速において低ノイズ動作およ
び低コストについて、理想的な特徴を持って設計され、
MRIシステムにおける中速制御およびデータ収集機能を
実現するためのシリアルデータバスを提供することがで
きる。
本発明によるシステムは、データ通信ネットワークをMR
Iスクリーン室内で、強いRFおよび磁場にさらされたと
きに、パフォーマンスの劣化をほとんどこうむらないよ
にすることができる。そして、MRI画像が収集されてい
る間に理論的に電子的ノイズを全く生成しないようにす
ることができる。さらに、このMRIデータ通信ネットワ
ークは、多くの異なるタイプの周辺装置を同一のコンピ
ュータに接続することが可能であり、通信されるべき異
なるタイプの周辺装置に関する異なる通信を可能とする
ために十分な融通性を提供する。
【図面の簡単な説明】
第１図は本発明により提供されるシリアルデータ通信ネ
ットワークの現時点で望ましい実施例の高レベルのブロ
ック図、第２図は第１図に示された通信バスの全体のア
ーキテクチャの高レベル模式的ブロック図、第2A図は第
１図に示される望ましい実施例において送信されるパケ
ットフォーマットの例を示すブロック図、第３図は第１
図に示されるシリアルコントローラブロックの詳細なブ
ロック図、第3A〜3D図は共同して第１図に示されるシリ
アルバスノードの１つを示す詳細な模式的ブロック図、
第4A図および第4B図は共同して第3B図に示される集積回
路「Ａ」を示す詳細な模式的ブロック図、第5A〜5C図は
共同して第3C図に示される集積回路「Ｂ」を示す詳細な
模式的ブロック図、第6A図および第6B図は共同して第3C
図に示される集積回路「Ｃ」を示す詳細な模式的ブロッ
ク図、第7A図および第7B図は共同して第3B図に示される
集積回路「Ｄ」を示す詳細な模式的ブロック図、第8A図
および第8B図はそれぞれ１つのバス伝送サイクルの前お
よび後におけるホストメモリの例示的内容のメモリマッ
プを示す模式図、第９〜10B図はシリアルデータ通信ネ
ットワークとインタフェースするため第１図に示された
ホストコンピュータにより実行される例示的なプログラ
ム制御ステップを示すフローチャートである。 50……シリアルデータ通信システム,52……ホストコン
ピュータ,54……DMAボード,100……シリアルバスコント
ローラ,300……分配ボックス,350……シリアルデータバ
ス,360……信号リンク,400a〜400n……シリアルバスノ
ード．
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9219−2Ｊ Ｇ０１Ｎ 24/08 Ｙ 9219−2Ｊ 24/00 Ｂ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】被検体を励起するためのRFおよび磁石コイ
    ル手段と、 上記励起された被検体からの核磁気共鳴レスポンスを検
    知するための手段と、 上記検知された核磁気共鳴レスポンスに応答して上記被
    検体の画像を展開するための上記検知手段に接続された
    データ収集コンピュータ手段と、 上記コイル手段および／または上記検知手段に機能的に
    接続され、その動作に作用するための周辺手段と、 上記周辺手段を制御するための制御コンピュータ手段
    と、 上記周辺手段と上記制御コンピュータ手段との間でディ
    ジタル信号を通信するためのディジタル通信手段とを具
    備し、 上記通信手段は、 第１の入力シフトレジスタおよび第１の出力シフトレジ
    スタを有する、上記周辺手段は更なる入力シフトレジス
    タおよび更なる出力シフトレジスタを有する、コントロ
    ーラと、 上記コントローラと上記周辺手段との間に分布された入
    力シフトレジスタを配置すべく上記第１および更なる入
    力シフトレジスタを共に直列に接続するための、そし
    て、上記コントローラと上記周辺手段との間に分布され
    た出力シフトレジスタを配置すべく上記第１および更な
    る出力シフトレジスタを共に直列に接続するための、上
    記コントローラと上記周辺手段との間に接続された通信
    リンク手段と、 データを上記更なる入力シフトレジスタから上記第１の
    入力シフトレジスタへ流すべく上記分布配置された入力
    シフトレジスタにシフトパルスを印加するための、そし
    て、データを上記第１の出力シフトレジスタから上記更
    なる出力シフトレジスタへ流すべく上記分布配置された
    出力シフトレジスタにシフトパルスを印加するための、
    クロックループ手段と を具備する核磁気共鳴イメージングシステム。
  2. 【請求項２】磁気共鳴イメージングシステム内の複数の
    ディジタル装置の間でディジタル信号メッセージを交換
    するためのディジタル通信ネットワークにおいて、 共に直列に接続され、且つ上記複数のディジタル装置に
    接続されて、各々（ａ）そのシリアル入力に印加された
    データをシリアルに格納し、（ｂ）クロック信号の受信
    に応答して、格納されたデータを、上記個別シフトレジ
    スタ手段の他の１つの入力に向かう第１の伝達方向に、
    シリアルにシフトし、さらに、（ｃ）上記格納データを
    それに結合され且つ対応するディジタル装置に供給する
    ための、それぞれ上記複数のディジタル装置に対応する
    複数の個別シフトレジスタ手段と、 共通のクロック信号を、順次上記複数の個別シフトレジ
    スタ手段に、上記第１の伝達方向とは逆の第２の伝達方
    向に、伝達するための、上記直列接続された複数のシフ
    トレジスタに機能的に結合されたクロック信号通信手段
    と を具備するディジタル通信ネットワーク。
  3. 【請求項３】上記複数の個別シフトレジスタ手段は、長
    さの異なる複数のシリアルデータ列を格納することを特
    徴とする請求項２のネットワーク。
  4. 【請求項４】上記磁気共鳴イメージングシステムは、画
    像を収集するためのイメージング手段を含み、且つ上記
    クロック信号通信手段は、上記イメージング手段が画像
    を収集している間上記共通のクロック信号の伝達を阻止
    するための手段を含むことを特徴とする請求項２のネッ
    トワーク。
  5. 【請求項５】上記各個別シフトレジスタ手段は、上記シ
    フトレジスタ手段の長さおよび該シフトレジスタ手段に
    対応するディジタル装置の識別情報を特定するディジタ
    ルヘッダ信号を格納するための手段を含むことを特徴と
    する請求項２のネットワーク。
  6. 【請求項６】上記複数のディジタル装置に接続された複
    数の個別割り込み発生手段をさらに含み、上記割り込み
    発生手段の各々は上記クロック信号通信手段に結合さ
    れ、上記割り込み発生手段は上記クロック信号通信手段
    に割り込み要求信号を選択的に与えるための手段であ
    り、上記クロック信号通信手段は上記クロック信号を上
    記割り込み要求信号に応答して上記クロック信号を伝達
    することを特徴とする請求項２のネットワーク。
  7. 【請求項７】上記複数の個別シフトレジスタを共に直列
    に接続するための通信リンク手段をさらに含み、上記通
    信リンク手段はファイバ光ケーブルおよびツイストペア
    ケーブルを含むことを特徴とする請求項２のネットワー
    ク。
  8. 【請求項８】上記クロック信号通信手段は、 一連のクロック信号パルス列を発生するための手段と、 上記クロック信号発生手段を源とし、上記複数の個別シ
    フトレジスタ手段の各々に伝達し、上記クロック信号発
    生手段で終端される、信号伝達路を提供するためのクロ
    ックループ手段とを具備し、且つ 上記クロック信号発生手段は、上記クロックループ手段
    にクロック信号パルスを印加するための手段と、上記印
    加されたパルスが上記クロックループ手段全体に伝達さ
    れて上記クロック信号発生手段に戻ったかどうかを検出
    するための手段と、上記検出手段に接続され、上記検出
    手段が上記伝達された印加されたパルスの受信を検出す
    るまで上記列における次のクロック信号パルスの発生を
    禁止するための手段を有する ことを特徴とする請求項２のネットワーク。
  9. 【請求項９】磁気共鳴イメージングシステム内の複数の
    ディジタル装置の間でディジタル信号メッセージを交換
    するためのディジタル通信ネットワークにおいて、 上記複数のディジタル装置の間に配置されて、各々
    （ａ）そのシリアル入力端子に印加されたデータをシリ
    アルに格納し、（ｂ）上記格納されたデータを、その出
    力端子に向けて、シリアルにシフトし、さらに、（ｃ）
    上記格納データをそれに結合されたディジタル装置に供
    給するための、複数の個別入力シフトレジスタ手段と、 上記複数のディジタル装置の間に配置されて、各々
    （ａ）そのシリアル入力に印加されたデータをシリアル
    に格納し、（ｂ）上記格納されたデータを、その出力端
    子に向けて、シリアルにシフトし、さらに、（ｃ）上記
    格納データをそれに結合されたディジタル装置にロード
    するための、複数の個別入力シフトレジスタ手段と、 上記複数の個別出力シフトレジスタ手段の入力および出
    力端子に接続され、上記複数の個別出力シフトレジスタ
    手段を共に直列に接続するための出力通信リンク手段
    と、 上記複数の個別入力シフトレジスタ手段の入力および出
    力端子に接続され、上記複数の個別入力シフトレジスタ
    手段を共に直列に接続するための入力通信リンク手段
    と、 上記直列接続された複数の個別出力シフトレジスタ手段
    を上記直列接続された複数の個別入力シフトレジスタ手
    段に直列に接続するためのループバック手段と を具備するディジタル通信ネットワーク。
  10. 【請求項１０】磁気共鳴イメージングシステム内の周辺
    装置と中央コンピュータとの間でディジタル信号メッセ
    ージを交換するためのディジタル通信ネットワークノー
    ドチップセットにおいて、 シリアル入力端子およびシリアル出力端子を有し、
    （ａ）上記シリアル入力端子に印加されたデータをシリ
    アルに格納し、（ｂ）上記格納されたデータを、上記シ
    リアル出力端子に向けて、シリアルにシフトし、さらに
    （ｃ）上記格納されたパラレル形式のデータを上記周辺
    装置に供給するための、第１のチップ手段（Ｂ）と、 シリアル入力端子およびシリアル出力端子を有し、
    （ａ）上記シリアル入力端子に印加されたデータをシリ
    アルに格納し、（ｂ）上記格納されたデータを、上記シ
    リアル出力端子に向けて、シリアルにシフトし、さらに
    （ｃ）上記格納された更なるパラレル形式のデータを上
    記周辺装置に供給するための、選択可能な第２のチップ
    手段（Ｃ）と、 シリアル入力端子およびシリアル出力端子を有し、
    （ａ）上記シリアル入力端子に印加されたデータをシリ
    アルに格納し、（ｂ）上記格納されたデータを、上記シ
    リアル出力端子に向けて、シリアルにシフトし、さらに
    （ｃ）上記周辺装置より供給されたパラレル形式のデー
    タをロードし且つ格納するための、第３のチップ手段
    （Ａ）と、 シリアル入力端子およびシリアル出力端子を有し、
    （ａ）上記シリアル入力端子に印加されたデータをシリ
    アルに格納し、（ｂ）上記格納されたデータを、上記シ
    リアル出力端子に向けて、シリアルにシフトし、さらに
    （ｃ）上記周辺装置より供給された更なるパラレル形式
    のデータをロードし且つ格納するための、選択可能な第
    ４のチップ手段（Ｄ）と、 上記選択可能な第２のチップ手段が使用される場合に、
    上記第１のチップ手段の入力および出力端子を上記第２
    のチップ手段の入力および出力端子に直列に接続するた
    めの手段と、 上記選択可能な第４のチップ手段が使用される場合に、
    上記第３のチップ手段の入力および出力端子を上記第４
    のチップ手段の入力および出力端子に直列に接続するた
    めの手段と を具備するディジタル通信ネットワークノードチップセ
    ット。
  11. 【請求項１１】上記選択可能な第４のチップ手段とは、
    異なる数の上記選択可能な第２のチップ手段を有するこ
    とを特徴とする請求項10のチップセット。
  12. 【請求項１２】上記第２のチップ手段は、所定数のパラ
    レルデータビットを上記周辺装置に供給し、且つ 上記第４のチップ手段は、上記周辺装置より印加される
    上記所定数と同数のパラレルデータをロードし且つ格納
    する ことを特徴とする請求項10のチップセット。
  13. 【請求項１３】上記第１のチップ手段は、格納される所
    定データビットを有効性について解析するための手段
    と、上記格納されたパラレルビットの上記周辺装置への
    印加を上記解析に応答して禁止するための手段を含むこ
    とを特徴とする請求項10のチップセット。
  14. 【請求項１４】磁気共鳴イメージングシステムの中央コ
    ンピュータと複数の周辺装置の各々との間でディジタル
    信号メッセージを交換するための双方向ディジタル通信
    ネットワークにおいて、 上記複数の周辺装置間に配置され、上記中央コンピュー
    タから上記周辺装置へのデータを通信するための出力シ
    フトレジスタ手段、上記出力シフトレジスタ手段は、そ
    れぞれ上記複数の周辺装置に結合され且つ対応する複数
    の直列接続された個別出力シフトレジスタを含む、と、 上記複数の周辺装置間に配置され、上記周辺装置から上
    記中央コンピュータへのデータを通信するための入力シ
    フトレジスタ手段、上記入力シフトレジスタ手段は、そ
    れぞれ上記複数の周辺装置に結合され且つ対応する複数
    の直列接続された個別入力シフトレジスタを含む、と、 上記中央コンピュータにより発生されたデータを受信
    し、且つ上記中央コンピュータに、（ａ）少なくとも１
    つの周辺装置を選択し、（ｂ）中央コンピュータの発生
    データを上記出力シフトレジスタ手段にシリアルにロー
    ドし、（ｃ）上記ロードされたデータを上記選択された
    周辺装置に結合され且つ対応する特定の個別出力シフト
    レジスタに向けてシフトし、（ｄ）上記入力シフトレジ
    スタ手段からデータをシリアルに読み取り且つ該読み取
    りデータを上記中央コンピュータに供給するために、デ
    ータを供給すべく接続されたコントローラ手段と、 を具備するディジタル通信ネットワーク。
  15. 【請求項１５】上記コントローラ手段は、クロック信号
    の列を発生し、且つ該クロック信号を上記複数の直列接
    続された個別出力シフトレジスタにおよび上記複数の直
    列接続された個別入力シフトレジスタにシーケンシャル
    に供給するための手段を含み、 上記複数の直列接続された個別シフトレジスタの各々お
    よび上記複数の直列接続された個別入力シフトレジスタ
    の各々は、上記供給されたクロック信号に応答してデー
    タをシフトするための手段を含み、 上記コントローラ手段は、上記入力シフトレジスタのす
    べてからデータを読み取り、且つ上記出力シフトレジス
    タのすべてにデータをシフトするために必要な、上記ク
    ロック信号列におけるクロック信号の数を決定するため
    の手段をさらに含むことを特徴とする請求項14のネット
    ワーク。
  16. 【請求項１６】上記コントローラ手段は、クロック信号
    の列を発生し、且つ該クロック信号を上記出力シフトレ
    ジスタ手段および上記入力シフトレジスタ手段に沿って
    上記ロードされたデータが上記出力シフトレジスタ手段
    にシフトされる方向の逆の方向に伝達するための手段を
    含むことを特徴とする請求項14のネットワーク。
  17. 【請求項１７】上記コントローラ手段は、 上記中央コンピュータの発生データを格納するためのバ
    ッファ手段、該バッファ手段は上記複数の個別出力シフ
    トレジスタに対応する複数の記憶個所を有する、と、 上記バッファ手段に接続され、上記中央コンピュータ発
    生データを、該バッファ手段の上記選択された周辺装置
    に結合され且つ対応する個別出力シフトレジスタに対応
    する記憶個所に格納するための手段と、 上記バッファ手段に接続され、上記複数の記憶個所の各
    々の内容を上記出力シフトレジスタ手段にシリアルに転
    送するための手段と を含むことを特徴とする請求項14のネットワーク。
  18. 【請求項１８】上記出力シフトレジスタ手段は、第１の
    長さのディジタルデータ列をも一時的に格納し、 上記入力シフトレジスタ手段は、上記第１の長さとは異
    なる第２の長さのディジタルデータ列をも一時的に格納
    し、 上記ネットワークは、上記出力シフトレジスタ手段と上
    記入力シフトレジスタ手段とを直列に接続するためのル
    ープバック手段を有し、 上記コントローラ手段は、上記第１の長さを有する第１
    のデータ列を上記出力シフトレジスタ内へシーケンシャ
    ルにシフトし、且つ同時に上記第２の長さを有する第２
    のデータ列を上記入力シフトレジスタ外へシフトするた
    めの手段を含む ことを特徴とする請求項14のネットワーク。
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