JPH0688839A - 電源電流測定装置 - Google Patents
電源電流測定装置Info
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- JPH0688839A JPH0688839A JP26535792A JP26535792A JPH0688839A JP H0688839 A JPH0688839 A JP H0688839A JP 26535792 A JP26535792 A JP 26535792A JP 26535792 A JP26535792 A JP 26535792A JP H0688839 A JPH0688839 A JP H0688839A
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- Japan
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- voltage
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Abstract
(57)【要約】 （修正有）
【目的】 出力部に被測定物の負抵抗を補償する抵抗器
を含み、この抵抗器を介した出力電圧が入力電圧に比例
する電源電流測定装置を提供すること。 【構成】 被測定物に電圧を供給すると共に、被測定物
に流れる電流値を測定する電源電流測定装置であり、演
算増幅器３２の出力端に第１抵抗器４６を接続した帰還
型増幅器構成を有する加算増幅器５０の一方の入力端子
に入力電圧を供給し、加算増幅器の出力端子に被測定物
の負抵抗を補償する第２抵抗器５２を接続し、第１抵抗
器の両端電圧を電圧検出器６８で検出した後、増幅器８
４で増幅し、加算増幅器の他方の入力端子に、第２抵抗
器の両端電圧を加算増幅器の増幅率でわり算した値を供
給する。 【効果】 補償用抵抗器による電圧降下に関係なく、入
力電圧に比例した出力電圧を被測定物に供給することが
できる。
を含み、この抵抗器を介した出力電圧が入力電圧に比例
する電源電流測定装置を提供すること。 【構成】 被測定物に電圧を供給すると共に、被測定物
に流れる電流値を測定する電源電流測定装置であり、演
算増幅器３２の出力端に第１抵抗器４６を接続した帰還
型増幅器構成を有する加算増幅器５０の一方の入力端子
に入力電圧を供給し、加算増幅器の出力端子に被測定物
の負抵抗を補償する第２抵抗器５２を接続し、第１抵抗
器の両端電圧を電圧検出器６８で検出した後、増幅器８
４で増幅し、加算増幅器の他方の入力端子に、第２抵抗
器の両端電圧を加算増幅器の増幅率でわり算した値を供
給する。 【効果】 補償用抵抗器による電圧降下に関係なく、入
力電圧に比例した出力電圧を被測定物に供給することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、被測定物に電圧を供給
し、被測定物に流れる電流を測定する電源電流測定装置
に関する。
し、被測定物に流れる電流を測定する電源電流測定装置
に関する。
【０００２】
【従来の技術】被測定素子又は被測定回路である被測定
物（以下ＤＵＴという）の電圧−電流特性を得るために
被測定素子に直流電圧を出力する電源電流測定装置は、
通常、その出力部に帰還型増幅器を使用する。しかし、
この帰還型増幅器は、ＤＵＴが負抵抗値を有すると必ず
発振し、電源電流測定装置が正常に動作しなくなるとい
う問題がある。この発振を防止するためには、帰還型増
幅器の出力端子及びＤＵＴの間に、正抵抗値を有する抵
抗器を接続し、ＤＵＴの負抵抗値との合計抵抗値を正に
する。
物（以下ＤＵＴという）の電圧−電流特性を得るために
被測定素子に直流電圧を出力する電源電流測定装置は、
通常、その出力部に帰還型増幅器を使用する。しかし、
この帰還型増幅器は、ＤＵＴが負抵抗値を有すると必ず
発振し、電源電流測定装置が正常に動作しなくなるとい
う問題がある。この発振を防止するためには、帰還型増
幅器の出力端子及びＤＵＴの間に、正抵抗値を有する抵
抗器を接続し、ＤＵＴの負抵抗値との合計抵抗値を正に
する。
【０００３】
【発明が解決しようとする課題】図２は、電源電流測定
装置１０の出力端子及びＤＵＴ１２の間に発振防止用の
抵抗器１４を接続した回路図を示す。電源電流測定装置
１０は、演算増幅器１６、電圧検出用抵抗器１８及び減
算回路である電圧検出器２０を含む。演算増幅器１６の
非反転入力端子には入力電圧ＶINが供給される。既知の
抵抗値ｒである電圧検出用抵抗器１８の一端は、演算増
幅器１６の出力端子に接続され、他端は演算増幅器１６
の反転入力端子に接続されて、演算増幅器１６及び抵抗
器１８は帰還型増幅器を構成する。抵抗器１８の両端電
圧は、電圧検圧検出器２０で検出され、その出力電圧Ｖ
Dを抵抗値ｒでわり算して、ＤＵＴ１２に流れる電流値
を測定できる。
装置１０の出力端子及びＤＵＴ１２の間に発振防止用の
抵抗器１４を接続した回路図を示す。電源電流測定装置
１０は、演算増幅器１６、電圧検出用抵抗器１８及び減
算回路である電圧検出器２０を含む。演算増幅器１６の
非反転入力端子には入力電圧ＶINが供給される。既知の
抵抗値ｒである電圧検出用抵抗器１８の一端は、演算増
幅器１６の出力端子に接続され、他端は演算増幅器１６
の反転入力端子に接続されて、演算増幅器１６及び抵抗
器１８は帰還型増幅器を構成する。抵抗器１８の両端電
圧は、電圧検圧検出器２０で検出され、その出力電圧Ｖ
Dを抵抗値ｒでわり算して、ＤＵＴ１２に流れる電流値
を測定できる。
【０００４】抵抗器１４は電圧降下を生じさせ、電源電
流測定装置の入力電圧ＶINに対してＤＵＴ１２への出力
電圧ＶOUTが比例しない。そこで、ＤＵＴ１２に所望の
電圧ＶOUTを供給するには、例えば、電圧ＶOUTを電圧測
定器で測定しながら入力電圧ＶINを変化させて電圧ＶOU
Tを設定するなど、設定が面倒になる。
流測定装置の入力電圧ＶINに対してＤＵＴ１２への出力
電圧ＶOUTが比例しない。そこで、ＤＵＴ１２に所望の
電圧ＶOUTを供給するには、例えば、電圧ＶOUTを電圧測
定器で測定しながら入力電圧ＶINを変化させて電圧ＶOU
Tを設定するなど、設定が面倒になる。
【０００５】したがって、本発明の目的は、出力部にＤ
ＵＴの負抵抗を補償する抵抗器を含み、この抵抗器を介
した出力電圧が入力電圧に比例する電源電流測定装置の
提供にある。
ＵＴの負抵抗を補償する抵抗器を含み、この抵抗器を介
した出力電圧が入力電圧に比例する電源電流測定装置の
提供にある。
【０００６】
【課題を解決するための手段及び作用】本発明の電源電
流測定装置では、加算増幅器は、演算増幅器及び演算増
幅器の出力端に接続された抵抗値ｒの第１抵抗器を含む
帰還型構成を有する増幅率Ａ1の加算増幅器であり、一
方の入力端子に入力電圧ＶINが供給される。加算増幅器
の出力端子及び電源電流測定装置の出力端子間には、Ｄ
ＵＴの負抵抗を補償するための抵抗値Ｒの第２抵抗器が
接続される。第１及び第２抵抗器には電流Ｉが流れ、加
算増幅器の第１抵抗器の両端電圧ｒ・Ｉは、減算回路で
ある電圧検出器で検出される。正相増幅器は、電圧検出
器の出力電圧を増幅率Ａ2で増幅して、加算増幅器の他
方の入力端子に供給する。この際、正相増幅器の出力電
圧が、第２抵抗器の両端電圧を第１増幅率でわり算した
値、即ちＲ・Ｉ／Ａ1になるように、増幅率Ａ2＝Ｒ／ｒ
・Ａ1に設定されている。これにより、加算増幅器の出
力電圧ＶA＝Ａ1・ＶIN＋Ｒ・Ｉとなり、第２抵抗器によ
る電圧降下Ｒ・Ｉにより、出力電圧ＶOUT＝Ａ1・ＶINと
なる。
流測定装置では、加算増幅器は、演算増幅器及び演算増
幅器の出力端に接続された抵抗値ｒの第１抵抗器を含む
帰還型構成を有する増幅率Ａ1の加算増幅器であり、一
方の入力端子に入力電圧ＶINが供給される。加算増幅器
の出力端子及び電源電流測定装置の出力端子間には、Ｄ
ＵＴの負抵抗を補償するための抵抗値Ｒの第２抵抗器が
接続される。第１及び第２抵抗器には電流Ｉが流れ、加
算増幅器の第１抵抗器の両端電圧ｒ・Ｉは、減算回路で
ある電圧検出器で検出される。正相増幅器は、電圧検出
器の出力電圧を増幅率Ａ2で増幅して、加算増幅器の他
方の入力端子に供給する。この際、正相増幅器の出力電
圧が、第２抵抗器の両端電圧を第１増幅率でわり算した
値、即ちＲ・Ｉ／Ａ1になるように、増幅率Ａ2＝Ｒ／ｒ
・Ａ1に設定されている。これにより、加算増幅器の出
力電圧ＶA＝Ａ1・ＶIN＋Ｒ・Ｉとなり、第２抵抗器によ
る電圧降下Ｒ・Ｉにより、出力電圧ＶOUT＝Ａ1・ＶINと
なる。
【０００７】
【実施例】図１は、本発明の電源電流測定装置を示す回
路図である。ＣＰＵ２２は、ホスト・コンピュータ又は
キーボードからの入力命令に従い、バス２４を介してデ
ジタル・アナログ変換器（以下ＤＡＣという）２６にデ
ジタル・データを供給し、アナログ・デジタル変換器
（以下ＡＤＣという）２８からデジタル・データを受け
取り、測定に必要な処理を行う。ＣＰＵ２２により得ら
れた測定結果は、陰極線管の如き表示器３０に表示され
る。
路図である。ＣＰＵ２２は、ホスト・コンピュータ又は
キーボードからの入力命令に従い、バス２４を介してデ
ジタル・アナログ変換器（以下ＤＡＣという）２６にデ
ジタル・データを供給し、アナログ・デジタル変換器
（以下ＡＤＣという）２８からデジタル・データを受け
取り、測定に必要な処理を行う。ＣＰＵ２２により得ら
れた測定結果は、陰極線管の如き表示器３０に表示され
る。
【０００８】デジタル・アナログ変換器２６は、ＣＰＵ
２２からの入力デジタル・データに応じてアナログ入力
電圧ＶINを発生する。入力電圧ＶINは、演算増幅器３２
と、、抵抗器３４、３６、３８、４０、４２、４４及び
４６と、緩衝増幅器４８を含む加算増幅器５０の一方の
入力端子に供給される。加算増幅器５０では、入力電圧
ＶINは抵抗器３４を介して演算増幅器３２の非反転入力
端子に供給される。抵抗器３６及び３８の一端は、演算
増幅器３２の非反転入力端に共通に接続され、抵抗器３
６の他端は接地され、抵抗器３８の他端は加算増幅器５
０の他方の入力端となる。抵抗器４０、４２及び４４の
一端は、演算増幅器３２の反転入力端子に接続され、抵
抗器４０及び４２の他端は共に接地される。抵抗器４６
の一端は、演算増幅器３２の出力端子に接続され、他端
は緩衝増幅器４８を介して抵抗器４４の他端に接続され
る。抵抗器３４、３８、４０及び４２は等しい抵抗値Ｒ
1を有し、抵抗器４４及び３２は等しい抵抗値Ｒ2とを有
し、抵抗器４６は電圧検出用抵抗器であり正確な抵抗値
ｒを有する。この様に構成した加算増幅器５０は、抵抗
器３４及び３８に供給される電圧を加算し、抵抗器４０
及び４２に供給される電圧を減算する加減算増幅器であ
るが、抵抗器４０及び４２に供給される電圧は０Ｖであ
るので結果的に加算増幅器として働き、２つの入力端子
に供給された電圧を加算し、且つ加算電圧値を増幅率Ａ
1＝Ｒ2／Ｒ1で増幅する。
２２からの入力デジタル・データに応じてアナログ入力
電圧ＶINを発生する。入力電圧ＶINは、演算増幅器３２
と、、抵抗器３４、３６、３８、４０、４２、４４及び
４６と、緩衝増幅器４８を含む加算増幅器５０の一方の
入力端子に供給される。加算増幅器５０では、入力電圧
ＶINは抵抗器３４を介して演算増幅器３２の非反転入力
端子に供給される。抵抗器３６及び３８の一端は、演算
増幅器３２の非反転入力端に共通に接続され、抵抗器３
６の他端は接地され、抵抗器３８の他端は加算増幅器５
０の他方の入力端となる。抵抗器４０、４２及び４４の
一端は、演算増幅器３２の反転入力端子に接続され、抵
抗器４０及び４２の他端は共に接地される。抵抗器４６
の一端は、演算増幅器３２の出力端子に接続され、他端
は緩衝増幅器４８を介して抵抗器４４の他端に接続され
る。抵抗器３４、３８、４０及び４２は等しい抵抗値Ｒ
1を有し、抵抗器４４及び３２は等しい抵抗値Ｒ2とを有
し、抵抗器４６は電圧検出用抵抗器であり正確な抵抗値
ｒを有する。この様に構成した加算増幅器５０は、抵抗
器３４及び３８に供給される電圧を加算し、抵抗器４０
及び４２に供給される電圧を減算する加減算増幅器であ
るが、抵抗器４０及び４２に供給される電圧は０Ｖであ
るので結果的に加算増幅器として働き、２つの入力端子
に供給された電圧を加算し、且つ加算電圧値を増幅率Ａ
1＝Ｒ2／Ｒ1で増幅する。
【０００９】抵抗器４６の他端である加算増幅器５０の
出力端子及び本発明の電源電流測定装置の出力端子５４
間には、抵抗器５２が接続され、出力端子５４及び接地
間にはＤＵＴ５６が接続される。ＤＵＴ５６が有する負
抵抗により帰還型増幅器である加算増幅器５０が発振す
るのを防止するために、抵抗器５２はＤＵＴ５６の負抵
抗値を打ち消す正抵抗値Ｒを有する。この抵抗値Ｒは、
抵抗器５２の正抵抗値及びＤＵＴ５６の負抵抗値の合計
値が正に安定し、且つ抵抗器５２による電圧降下を最小
限にする値を選択することが望ましい。
出力端子及び本発明の電源電流測定装置の出力端子５４
間には、抵抗器５２が接続され、出力端子５４及び接地
間にはＤＵＴ５６が接続される。ＤＵＴ５６が有する負
抵抗により帰還型増幅器である加算増幅器５０が発振す
るのを防止するために、抵抗器５２はＤＵＴ５６の負抵
抗値を打ち消す正抵抗値Ｒを有する。この抵抗値Ｒは、
抵抗器５２の正抵抗値及びＤＵＴ５６の負抵抗値の合計
値が正に安定し、且つ抵抗器５２による電圧降下を最小
限にする値を選択することが望ましい。
【００１０】抵抗器４６の両端電圧は、演算増幅器５
８、抵抗器６０、６２、６４及び６６を含む減算回路６
８で検出される。抵抗器４６の演算増幅器３２側の一端
は緩衝増幅器７０及び抵抗器６０を介して演算増幅器５
８の非反転入力端子に接続され、抵抗器４６の他端は緩
衝増幅器７２及び抵抗器６２を介して演算増幅器５８の
反転入力端子に接続される。抵抗器６４は演算増幅器５
８の非反転入力端子及び接地間に接続され、抵抗器６６
は演算増幅器５８の反転入力端子及び出力端間に接続さ
れる。抵抗器６０、６２、６４及び６６は等しい抵抗値
を有し、その結果、減算増幅器６８は、抵抗器４６の両
端間電圧に等しい電圧を出力する。緩衝増幅器４８、７
０及び７２の高入力インピーダンスにより、抵抗器４６
に流れる電流Ｉと等しい電流が抵抗器５２及びＤＵＴ５
６に流れる。抵抗器４６の両端電圧はｒＩ（Ｖ）であ
り、減算回路６８の出力電圧ＶDは、ＶD＝ｒＩ（Ｖ）と
なる。
８、抵抗器６０、６２、６４及び６６を含む減算回路６
８で検出される。抵抗器４６の演算増幅器３２側の一端
は緩衝増幅器７０及び抵抗器６０を介して演算増幅器５
８の非反転入力端子に接続され、抵抗器４６の他端は緩
衝増幅器７２及び抵抗器６２を介して演算増幅器５８の
反転入力端子に接続される。抵抗器６４は演算増幅器５
８の非反転入力端子及び接地間に接続され、抵抗器６６
は演算増幅器５８の反転入力端子及び出力端間に接続さ
れる。抵抗器６０、６２、６４及び６６は等しい抵抗値
を有し、その結果、減算増幅器６８は、抵抗器４６の両
端間電圧に等しい電圧を出力する。緩衝増幅器４８、７
０及び７２の高入力インピーダンスにより、抵抗器４６
に流れる電流Ｉと等しい電流が抵抗器５２及びＤＵＴ５
６に流れる。抵抗器４６の両端電圧はｒＩ（Ｖ）であ
り、減算回路６８の出力電圧ＶDは、ＶD＝ｒＩ（Ｖ）と
なる。
【００１１】減算増幅器５２の出力電圧ＶDは、ＡＤＣ
２８に供給されてＶDに相当するデジタル値に変換され
た後、ＣＰＵ２２に送られる。ＣＰＵ２２は、ＶDをｒ
でわり算して電流値Ｉを求める。一方、出力電圧ＶD
は、演算増幅器７４、抵抗器７６、７８、８０及び８２
を含む正相増幅器８４の入力端に供給される。正相増幅
器８４では、電圧ＶDは抵抗器７６を介して演算増幅器
７４の非反転入力端子に接続される。抵抗器７８は、演
算増幅器７４及び接地間に接続される。抵抗器８０及び
８２の一端は演算増幅器７４の反転入力端子に接続さ
れ、抵抗器８０の他端は接地され、抵抗器８２の他端
は、演算増幅器７４の出力端子に接続される。抵抗器７
６及び８０は等しい抵抗値Ｒ3を有し、抵抗器７８及び
８２は等しい抵抗値Ｒ4を有し、その結果、正相増幅器
６４の増幅率Ａ2は、Ａ2＝Ｒ4／Ｒ3となる。この正相増
幅器８４の出力端子は、加算増幅器５０の他方の入力端
子である抵抗器３８の他端に接続される。
２８に供給されてＶDに相当するデジタル値に変換され
た後、ＣＰＵ２２に送られる。ＣＰＵ２２は、ＶDをｒ
でわり算して電流値Ｉを求める。一方、出力電圧ＶD
は、演算増幅器７４、抵抗器７６、７８、８０及び８２
を含む正相増幅器８４の入力端に供給される。正相増幅
器８４では、電圧ＶDは抵抗器７６を介して演算増幅器
７４の非反転入力端子に接続される。抵抗器７８は、演
算増幅器７４及び接地間に接続される。抵抗器８０及び
８２の一端は演算増幅器７４の反転入力端子に接続さ
れ、抵抗器８０の他端は接地され、抵抗器８２の他端
は、演算増幅器７４の出力端子に接続される。抵抗器７
６及び８０は等しい抵抗値Ｒ3を有し、抵抗器７８及び
８２は等しい抵抗値Ｒ4を有し、その結果、正相増幅器
６４の増幅率Ａ2は、Ａ2＝Ｒ4／Ｒ3となる。この正相増
幅器８４の出力端子は、加算増幅器５０の他方の入力端
子である抵抗器３８の他端に接続される。
【００１２】加算増幅器５０の他方の入力端子に供給さ
れる正相増幅器８４の出力電圧をＶIN’とすると、加算
増幅器５０の出力電圧ＶAは、 ＶA＝Ａ1（ＶIN＋ＶIN’） ・・・（１） となる。一方、減算増幅器６８の出力電圧ＶD＝ｒＩは
正相増幅器８４で増幅されて、電圧ＶIN’は、 ＶIN’＝Ａ2・ｒＩ ・・・（２） となる。ここで、本発明の特徴は、 ＶIN’＝Ｒ・Ｉ／Ａ1 ・・・（３） となるように、Ａ2の値を設定することである。そのた
めに、上述の抵抗値Ｒ1、Ｒ2、Ｒ3及びＲ4を、Ｒ／ｒ＝
Ｒ2・Ｒ4／Ｒ1・Ｒ3の関係に選択することで、Ａ2＝Ｒ
／（ｒ・Ａ1）に設定する。式（３）を式（１）に代入
すると、 ＶA ＝Ａ1｛ＶIN＋（Ｒ・Ｉ／Ａ1）｝ ・・・（４） ＝Ａ1・ＶIN＋Ｒ・Ｉ となる。また、ＶAは、 ＶA＝ＶOUT＋ＲＩ ・・・（５） であるので、式（４）＝式（５）を解くと、 ＶOUT＝Ａ1・ＶIN となり、増幅率Ａ1＝Ｒ2／Ｒ1で、出力電圧ＶOUTは入力
電圧ＶINに比例することになる。
れる正相増幅器８４の出力電圧をＶIN’とすると、加算
増幅器５０の出力電圧ＶAは、 ＶA＝Ａ1（ＶIN＋ＶIN’） ・・・（１） となる。一方、減算増幅器６８の出力電圧ＶD＝ｒＩは
正相増幅器８４で増幅されて、電圧ＶIN’は、 ＶIN’＝Ａ2・ｒＩ ・・・（２） となる。ここで、本発明の特徴は、 ＶIN’＝Ｒ・Ｉ／Ａ1 ・・・（３） となるように、Ａ2の値を設定することである。そのた
めに、上述の抵抗値Ｒ1、Ｒ2、Ｒ3及びＲ4を、Ｒ／ｒ＝
Ｒ2・Ｒ4／Ｒ1・Ｒ3の関係に選択することで、Ａ2＝Ｒ
／（ｒ・Ａ1）に設定する。式（３）を式（１）に代入
すると、 ＶA ＝Ａ1｛ＶIN＋（Ｒ・Ｉ／Ａ1）｝ ・・・（４） ＝Ａ1・ＶIN＋Ｒ・Ｉ となる。また、ＶAは、 ＶA＝ＶOUT＋ＲＩ ・・・（５） であるので、式（４）＝式（５）を解くと、 ＶOUT＝Ａ1・ＶIN となり、増幅率Ａ1＝Ｒ2／Ｒ1で、出力電圧ＶOUTは入力
電圧ＶINに比例することになる。
【００１３】
【発明の効果】本発明の電源電流測定装置によれば、Ｄ
ＵＴの負抵抗による発振を防止するための補償用抵抗器
を介してＤＵＴに電圧を供給する際に、補償用抵抗器に
よる電圧降下に関係なく、入力電圧に比例した出力電圧
をＤＵＴに供給することができる。
ＵＴの負抵抗による発振を防止するための補償用抵抗器
を介してＤＵＴに電圧を供給する際に、補償用抵抗器に
よる電圧降下に関係なく、入力電圧に比例した出力電圧
をＤＵＴに供給することができる。
【図１】本発明の電源電流測定装置を示す回路図。
【図２】従来の電源電流測定装置の一部を示す回路図。
４６ 第１抵抗器 ５０ 加算増幅器 ５２ 第２抵抗器 ６８ 電圧検出回路 ８４ 増幅器
Claims (1)
- 【請求項１】 被測定物に電圧を供給すると共に、上記
被測定物に流れる電流値を測定する電源電流測定装置で
あって、 演算増幅器の出力端子に電流検出用第１抵抗器を接続し
た帰還型構成を有し、一方の入力端子に入力電圧が供給
される第１増幅率の加算増幅器と、 該加算増幅器の出力端子及び上記被測定物間に接続され
た第２抵抗器と、 上記第１抵抗器の両端電圧を検出する電圧検出回路と、 該電圧検出回路の出力電圧を第２増幅率で増幅し、上記
加算増幅器の他方の入力端子に供給する増幅器とを具
え、 該増幅器の第２増幅率は、上記加算増幅器の他方の入力
電圧が、上記第２抵抗器の両端電圧を上記第１増幅率で
わり算した値になるように設定したことを特徴とする電
源電流測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26535792A JP2660889B2 (ja) | 1992-09-08 | 1992-09-08 | 電源電流測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26535792A JP2660889B2 (ja) | 1992-09-08 | 1992-09-08 | 電源電流測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0688839A true JPH0688839A (ja) | 1994-03-29 |
| JP2660889B2 JP2660889B2 (ja) | 1997-10-08 |
Family
ID=17416057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26535792A Expired - Lifetime JP2660889B2 (ja) | 1992-09-08 | 1992-09-08 | 電源電流測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660889B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005116672A1 (ja) * | 2004-05-26 | 2005-12-08 | Advantest Corporation | 電源電流測定装置、及び試験装置 |
| KR100554690B1 (ko) * | 2002-03-05 | 2006-02-24 | 주식회사 시스하이텍 | 고전압 전원공급기의 시험장치 및 그 시험방법 |
| EP1952215A4 (en) * | 2005-11-23 | 2015-07-01 | Unwired Planet Internat Ltd | PREPOLARIZED CIRCUIT FOR SYNCHRONOUS RECTIFIED POWER CONVERTERS |
| JP2018025519A (ja) * | 2016-08-12 | 2018-02-15 | 東京エレクトロン株式会社 | デバイス検査回路、デバイス検査装置及びプローブカード |
-
1992
- 1992-09-08 JP JP26535792A patent/JP2660889B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2660889B2 (ja) | 1997-10-08 |
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