JPH0689129A - 強制電源切断方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、装置の電源を強制的に切断する強
制電源切断方式に関し、複数の制御信号線を用いて切断
手順を設け、暴走したＣＰＵから強制切断指示を行えな
いようにすると共に、万一正常なＣＰＵに強制電源切断
指示を行ってもその指示を無効化できる構成を採用し、
非常に安定性の高い強制電源切断制御を簡単な構成で実
現することを目的とする。 【構成】 複数の装置１の間を接続する複数の制御線２
を備え、これら複数の制御線２の信号レベルが所定の組
合せのときにのみ初期設定し、この初期設定に続いて当
該複数の制御線２のいずれかの信号レベルを規定回数変
化した状態で、当該複数の制御線２の信号レベルが所定
の組合せに一致したときにのみ強制電源切断指示と判断
し、強制電源切断指示を受けた装置１の電源を強制的に
切断するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、装置の電源を強制的に
切断する強制電源切断方式であって、ＣＰＵを含む装置
を相互に接続したシステムで、あるＣＰＵが暴走したと
きにそのＣＰＵの電源を強制的に切断する強制電源切断
方式に関するものである。

【０００２】

【従来の技術】暴走したＣＰＵの電源を強制的に切断す
る場合、そのＣＰＵのソフトウェアは既に処理を実行で
きる状態に無いため、ハードウェアのみで電源切断を制
御する。このとき、シャットダウン処理などを行わず、
即座に電源を強制的に切断している。

【０００３】この際、従来の電源制御インタフェース
は、図５に示すように、電源の投入／切断を指示する信
号が単なる信号レベルの状態でのみ指示していた。以下
図５の構成および動作を簡単に説明する。

【０００４】図５は、従来技術の説明図を示す。図５の
（ａ）は、全体構成図を示す。図５の（ａ）において、
装置１および装置２は、ＣＰＵを持ちプログラムに従っ
て各種処理を行うものである。

【０００５】電源制御線は、電源の強制切断信号や電源
の投入信号を送出する信号線であって、例えばＨレベル
のときに電源投入信号であり、Ｌレベルのときに強制切
断信号を送出する信号線である。

【０００６】図５の（ｂ）は、図５の（ａ）のタイムチ
ャートを示す。図５の（ｂ）において、は、正常な装
置１が電源制御線にＨレベル（電源投入信号）を送出
し、装置２の電源を投入し、当該装置２が動作を開始す
る。

【０００７】は、装置１のＣＰＵが暴走し、誤って電
源制御線にＬレベル（強制切断信号）を正常に動作中の
装置２に送出したので、当該装置２の電源が強制的に切
断される。

【０００８】以上のように、ある装置、ここでは装置１
のＣＰＵが何らかの原因によって暴走し、その暴走の中
で電源制御線にＬレベル（強制切断信号）を送出してし
まうと、正常に動作中の装置２の電源が強制的に切断さ
れてしまい、当該装置２が停止していた。

【０００９】

【発明が解決しようとする課題】上述したように、図５
の（ａ）の構成は、電源制御線の信号レベルで電源投入
信号および強制切断信号を切り分けていたため、暴走し
たＣＰＵの装置が誤って強制切断信号のレベルに当該電
源制御線を駆動してしまうと、正常な装置の電源が強制
的に切断されてしまうと共に、１箇所の故障がシステム
全体に波及してしまい、システム保全上非常に不安定な
ものになってしまうという問題があった。

【００１０】本発明は、これらの問題を解決するため、
複数の制御信号線を用いると共に切断手順を設け、暴走
したＣＰＵから強制切断指示を行えないようにすると共
に、万一正常なＣＰＵに強制電源切断指示を行ってもそ
の指示を無効化できる構成を採用し、非常に安定性の高
い強制電源切断制御を簡単な構成で実現することを目的
としている。

【００１１】

【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、装置１
は、ＣＰＵなどをから構成され、各種処理を行うもので
ある。

【００１２】制御線２は、装置１の間を接続する制御線
である。電源制御回路５は、複数の制御線２の信号レベ
ルが所定の組合せのときにのみ初期設定したり、この初
期設定に続いて複数の制御線２のいずれかの信号レベル
を規定回数変化させ状態で、信号レベルが所定の組合せ
に一致したときにのみ強制電源切断指示と判断したりな
どするものである。

【００１３】シフトレジスタ５１は、電源制御回路５を
構成するものであって、１クロック分の有意データをシ
フトするものである。

【００１４】

【作用】本発明は、図１に示すように、電源制御回路５
が複数の制御線２の信号レベルについて所定の組合せの
ときにのみ初期設定し、この初期設定に続いて当該複数
の制御線２のいずれかの信号レベルを規定回数変化した
状態で、信号レベルが所定の組合せに一致したときにの
み強制電源切断指示と判断し、当該装置１の電源を強制
的に切断するようにしている。

【００１５】また、電源制御回路５が２本の制御線２の
信号レベルについて所定の組合せのときに１クロック分
のみの有意データをシフトレジスタ５１に送り込むある
いは送り込む準備を行い、これに続いて当該２本の制御
線２のいずれかの信号レベルが規定回数変化したことに
対応して当該シフトレジスタ５１上で１クロック分の有
意データを所定位置にシフトした状態で、２本の制御線
２の信号レベルが所定の組合せに一致したときにのみ強
制電源切断指示と判断し、当該装置１の電源を強制的に
切断するようにしている。

【００１６】この際、初期設定したとき、あるいは１ク
ロック分のみの有意データをシフトレジスタ５１に送り
込んだとき（あるいは送り込む準備を行ったとき）に割
込みなどで装置１のソフトウェアに通知し、通知を受け
た装置１自身が正常のときに強制電源切断指示をマスク
して抑止し、一方、装置１自身が暴走して強制電源切断
指示をマスクできないときに装置１の電源を強制的に切
断するようにしている。

【００１７】従って、複数の制御信号線２を設けると共
に電源切断手順を設け、暴走したＣＰＵから強制切断指
示を行えないようにすると共に、万一正常なＣＰＵの装
置に強制電源切断指示を行ってもその指示をマスク（無
効化）できる構成を採用することにより、非常に安定性
の高い強制電源切断制御を簡単な構成で実現することが
可能となる。

【００１８】

【実施例】次に、図１から図４を用いて本発明の実施例
の構成および動作を順次詳細に説明する。

【００１９】図１は、本発明の１実施例構成図を示す。
図１において、装置１は、ＣＰＵなどから構成されるも
のであって、各種処理を行うものであり、ここでは、送
信回路３、ソフトウェア４、７、電源制御回路５および
電源回路６などから構成されるものである。ここでは、
装置（送信側）１から制御線２を介して強制電源切断信
号あるいは電源投入信号を装置（受信側）１に送信する
ときの構成を示す。実際の装置１は、送信側および受信
側の機能を合わせ持っているがここでは、説明を簡単に
するためにいずれか一方のみを持つとして以下説明す
る。

【００２０】送信回路３は、送信側の装置１に設けたも
のであって、強制電源切断指示を所定の手順によって複
数の制御線２に送出するものである（図２、図３参
照）。電源制御回路５は、受信側の装置１に設けたもの
であって、複数の制御線２を介して受信した手順に従
い、強制電源切断指示を解読したり、電源投入指示を受
信したりなどするものである。

【００２１】電源装置６は、装置１に電源を供給するも
のであって、電源制御回路５からの強制電源切断信号に
対応して電源を切断したり、電源投入信号に対応して電
源を投入したりするものである。

【００２２】ソフトウェア７は、プログラムに従って各
種処理を行うものであって、ここでは電源制御回路５か
らの割込み通知に対応して、装置（受信側）１が正常動
作中のときにマスクを当該電源制御回路５に通知し、強
制電源切断信号をマスク（抑止）し、電源の強制切断を
抑止したりなどするものである。

【００２３】制御線２は、ここでは、制御線および制
御線の２本から構成され、装置（送信側）１から所定
の手順による信号を、装置（受信側）１に通知するもの
である（図２から図４を用いて後述する）。

【００２４】図１の（ｂ）は、図１の（ａ）の電源制御
回路５の具体例を示す。図１の（ｂ）において、ＦＦ１
は、フリップフロップであって、初期設定を行うもので
ある。具体的に言えば、制御線が“０”、制御線が
“１”のときに、＊ＳＥＴによって“１”を当該ＦＦ１
にセットし、１クロック分の有意データをシフトレジス
タ５１に入力するものである。

【００２５】ＦＦ２は、フリップフロップであって、初
期設定時にクリアして割込信号をソフトウェア７に通知
し、当該ソフトウェア７が正常に動作（装置（受信側）
１が正常に動作）しているときに、＊ＭＡＳＫ ＳＥＴ
を当該ＦＦ２に入力してセットし、電源切断指示をマス
クするためのものである。

【００２６】ＦＦ３は、電源切断指示を保持するもので
ある。シフトレジスタ５１は、ＦＦ１から入力された１
クロック分の有意データをシフトし、所定シフト数のと
き、ここではＱＨからの“１”をＮＡＮＤ５５に入力す
るものである。

【００２７】インバータ５２は、信号を反転する回路で
あって、制御線からのレベルを反転するものである。
ＮＡＮＤ５３は、論理積回路の否定であって、制御線
のＭＡＳＴＥＲ＝０かつ制御線のＰ０ＦＦ０＝１のと
きに“０”を出力し、初期設定（シフトレジスタ５１の
クリア、ＦＦ１に“１”をセットおよびＦＦ２をクリ
ア）するためのものである。

【００２８】ＡＮＤ５４は、論理積回路であって、制御
線のＭＡＳＴＥＲ＝１かつ制御線のＰ０ＦＦ０＝１
のときに“１”を出力し、ＮＡＮＤ５５に入力するもの
である。

【００２９】ＮＡＮＤ５５は、ＦＦ２からの入力、シフ
トレジスタ５１からの入力、およびＡＮＤ５４からの入
力が全て“１”のときに、ＦＦ３をセットして電源切断
指示信号を電源装置６に入力し、電源を強制切断するも
のである。この際、ＦＦ２にソフトウェア７からマスク
＊ＭＡＳＫ ＳＥＴが入力されたときは当該電源切断指
示を抑止し、一方、マスク＊ＭＡＳＫ ＳＥＴが入力さ
れないとき（装置（受信側）１が異常のとき）当該電源
切断指示を出力し、電源を強制切断する。

【００３０】次に、図２のタイムチャートを用いて、マ
スクなしのときの図１の構成の動作を詳細に説明する。
ここで、ＭＡＳＴＥＲ：図１の（ｂ）の制御線の信号
である。

【００３１】Ｐ０ＦＦ０：図１の（ｂ）の制御線の信
号である。 ＦＦ１は：図１の（ｂ）のＦＦ１である。 ＱＡ：図１の（ｂ）のシフトレジスタ５１の出力ＱＡで
ある。

【００３２】ＱＢ：図１の（ｂ）のシフトレジスタ５１
の出力ＱＢである。 ＱＨ：図１の（ｂ）のシフトレジスタ５１の出力ＱＨで
あって、入力ＣＫに８つのクロックが入力されたときに
“１”となるものである。

【００３３】割込信号：図１の（ｂ）のＦＦ２の出力で
あって、ソフトウェア７に対する割込信号およびＮＡＮ
Ｄ５５に対する入力信号である。 電源切断指示信号：図１の（ｂ）のＦＦ３から出力され
る信号であって、電源を切断指示する信号である。

【００３４】図２において、は、ＭＡＳＴＥＲ＝０、
かつＰ０ＦＦ０＝１となったときに初期設定として、Ｆ
Ｆ１をセットしてその出力を“１”にすると共に、ＦＦ
２およびシフトレジスタ５１をクリアする。そして、Ｆ
Ｆ２をクリアしたことに対応して、割込信号をソフトウ
ェア７に非同期で通知する。

【００３５】は、ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ
０＝０となったとき、ＦＦ１の出力の値“１”をシフト
レジスタ５１に取り込み、ＱＡを“１”にする。は、
ＭＡＳＴＥＲ＝１→０かつＰ０ＦＦ０＝０となったと
き、ＦＦ１に“０”を入力する。

【００３６】は、ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ
０＝０となったとき、ＦＦ１の出力の値“０”をシフト
レジスタ５１に取り込み、ＱＡを“０”にする。これら
からによって、１クロック分の有意データをシフト
レジスタ５１に入力したこととなる。以下ＭＡＳＴＥＲ
＝０→１、かつＰ０ＦＦ０＝０となる毎に、１クロック
分の有意データがシフトし、ＱＡ→ＱＢ→ＱＣ→ＱＤ→
ＱＥ→ＱＦ→ＱＧ→ＱＨというように合計８回のシフト
により、ＱＨが“１”となる。

【００３７】は、ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ
０＝０の８回目のときにＱＨ＝１となる。は、の状
態のときで、ＭＡＳＴＥＲ＝１かつＰ０ＦＦ０＝１とな
ったとき、図１の（ｂ）のＮＡＮＤ５５によって、 ・ＡＮＤ５４の出力が“１”（ＭＡＳＴＥＲ＝１かつＰ
０ＦＦ０＝１） ・ＱＨ＝１ ・ＦＦ２の出力が“１” の３つの条件がそろったと判定されたときに、“０”が
ＦＦ３のセット＊ＳＥＴに入力され、ＦＦ３から“１”
の電源切断指示信号を出力し、電源を強制切断する。

【００３８】以上によって、ＦＦ１がからで１クロ
ック分の有意データをシフトレジスタ５１に入力し、合
計８回のシフト（ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ０
＝０を８回繰り返してシフト）を行った状態で、ＭＡＳ
ＴＥＲ＝１かつＰ０ＦＦ０＝１となったときに、電源切
断指示信号を出力する。これにより、１クロック分の有
意データを初期設定、８回のシフト、およびＭＡＳＴＥ
Ｒ＝１かつＰ０ＦＦ０＝１のときに電源切断指示信号を
出力する手順を行わないと、電源切断指示信号を出力で
きず、暴走した装置１のＣＰＵが間違って他の装置１の
強制電源切断を行う誤動作を確実に防止することが可能
となる。

【００３９】次に、図３のタイムチャートを用いて、マ
スクありのときの図１の構成の動作を詳細に説明する。
ここで、 ＊ＭＡＳＫ ＳＥＴ：これは、ソフトウェア７が電源制
御回路５からの割込信号の通知に対応して、正常に動作
中であって、電源の切断を抑止するために、図１の
（ｂ）のＦＦ２をセットしてマスクし、電源切断指示信
号の送出を抑止する信号である。

【００４０】図３において、は、ＭＡＳＴＥＲ＝０か
つＰ０ＦＦ０＝１となったときに初期設定として、ＦＦ
１をセットしてその出力を“１”にすると共に、ＦＦ２
およびシフトレジスタ５１をクリアする。そして、ＦＦ
２をクリアしたことに対応して、割込信号をソフトウェ
ア７に非同期で通知する。

【００４１】は、ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ
０＝０となったとき、ＦＦ１の出力の値“１”をシフト
レジスタ５１に取り込み、ＱＡを“１”にする。は、
ＭＡＳＴＥＲ＝１→０かつＰ０ＦＦ０＝０となったと
き、ＦＦ１に“０”を入力する。

【００４２】は、ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ
０＝０となったとき、ＦＦ１の出力の値“０”をシフト
レジスタ５１に取り込み、ＱＡを“０”にする。これら
からによって、１クロック分の有意データをシフト
レジスタ５１に入力したこととなる。以下ＭＡＳＴＥＲ
＝０→１かつＰ０ＦＦ０＝０となる毎に、１クロック分
の有意データがシフトし、ＱＡ→ＱＢ→ＱＣ→ＱＤ→Ｑ
Ｅ→ＱＦ→ＱＧ→ＱＨというように合計８回のシフトに
より、ＱＨが“１”となる。

【００４３】は、＊ＭＡＳＫ ＳＥＴが“１”→
“０”となり、図１の（ｂ）のＦＦ２がセットされ、割
込信号が“０”となってＯＦＦとなる。これにより、図
１の（ｂ）のＮＡＮＤ５５の入力の１つであるＦＦ２か
らの出力“０”となり、マスクして電源切断指示信号を
“１”にすることを抑止することとなる。

【００４４】は、ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ
０＝０の８回目のときにＱＨ＝１となる。’は、の
状態のときで、ＭＡＳＴＥＲ＝１、かつＰ０ＦＦ０＝１
となったとき、図１の（ｂ）のＮＡＮＤ５５によって、 ・ＡＮＤ５４の出力が“１”（ＭＡＳＴＥＲ＝１かつＰ
０ＦＦ０＝１） ・ＱＨ＝１ ・ＦＦ２の出力が“０” であって３つのうちの１つが“０”となり、これら３つ
の条件がそろわないと判定され、ＦＦ３から“１”の電
源切断指示信号の出力を抑止する。これにより、電源を
強制切断がマスクされたこととなる。

【００４５】以上によって、ＦＦ１がからで１クロ
ック分の有意データをシフトレジスタ５１に入力し、そ
の後、８回のシフト（ＭＡＳＴＥＲ＝０→１かつＰ０Ｆ
Ｆ０＝０を８回繰り返してシフト）を行った状態で、Ｍ
ＡＳＴＥＲ＝１かつＰ０ＦＦ０＝１となったときに、既
にでソフトウェア７が＊ＭＡＳＫ ＳＥＴをＦＦ２の
＊ＳＥＴに入力して電源切断指示信号の出力をマスクし
たので、電源切断指示信号が出力されることがない。こ
れにより、他の装置１のＣＰＵがたとえ所定の手順に従
って、電源切断指示信号を送出しようとしても、初期設
定のときに割込信号で非同期に通知を受けた装置１自身
のソフトウェア７がマスクし、誤って正常な装置１の電
源が強制切断する誤動作を完全に防止することが可能と
なる。

【００４６】図４は、本発明の動作説明図を示す。これ
は、上述した図２および図３による図１の構成の動作を
分かり易く概念的に説明したものである。ここで、ＦＦ
１、シフトレジスタ５１、ＦＦ２、およびＦＦ３は、図
１の（ｂ）中に記載したものと同一である。

【００４７】図４において、Ｓ１は、ＭＡＳＴＥＲ＝０
かつＰ０ＦＦ０＝１か判別する。ＹＥＳの場合には、Ｓ
２に進む。ＮＯの場合には、待機する。Ｓ２は、Ｓ１の
ＹＥＳで、ＭＡＳＴＥＲ＝０かつＰ０ＦＦ０＝１と判明
したので、初期設定を行う。この初期設定としては、こ
こでは、ＦＦ１をセット（図２および図３の参照）お
よびシフトレジスタ５１をクリアする。

【００４８】Ｓ３は、Ｓ２の初期設定に続いて、ＭＡＳ
ＴＥＲ＝０→１かつＰ０ＦＦ０＝０か判別する。ＹＥＳ
の場合には、Ｓ４に進む。ＮＯの場合には、待機する。
Ｓ４は、Ｓ３のＹＥＳで、ＭＡＳＴＥＲ＝０→１かつＰ
０ＦＦ０＝０と判明したので、シフトレジスタ５１をシ
フトさせる。

【００４９】Ｓ５は、シフト８回目か判別する。ＹＥＳ
の場合には、Ｓ６でシフトレジスタＱＨ＝１を出力する
（図２および図３の参照）。一方、ＮＯの場合には、
Ｓ７でシフトレジスタ５１のＱＨ＝０を出力する。そし
て、Ｓ３に戻る。

【００５０】以上によって、ＭＡＳＴＥＲ＝０かつＰ０
ＦＦ０＝１によってＦＦ１を初期設定し、これに続いて
ＭＡＳＴＥＲ＝０→１かつＰ０ＦＦ０＝０を８回繰り返
したときにのみＱＨ＝１を出力する。

【００５１】Ｓ１１は、ＭＡＳＴＥＲ＝０かつＰ０ＦＦ
０＝１か判別する。ＹＥＳの場合には、Ｓ１２に進む。
ＮＯの場合には、待機する。Ｓ１２は、Ｓ１１のＹＥＳ
で、ＭＡＳＴＥＲ＝０かつＰ０ＦＦ０＝１と判明したの
で、初期設定を行う。この初期設定としては、ここで
は、ＦＦ２をクリアする（図２および図３のの割込信
号を“１”とする）。

【００５２】Ｓ１３は、割込み信号を出力し、ソフトウ
ェア７に通知する。Ｓ１４は、ＭＡＳＫ ＳＥＴ有りか
判別する。これは、Ｓ１３で割込みでソフトウァアに通
知したことに対応して、ソフトウェア７から当該装置１
が正常に動作中であって、ＭＡＳＫ ＳＥＴがＦＦ２に
入力されたか判別する。ＹＥＳの場合には、割込み出力
を解除する。

【００５３】以上によって、ＦＦ２を初期設定したとき
に割込みでソフトウェア７に通知し、当該ソフトウェア
７が装置１が正常に動作中で電源強制切断する必要がな
いと判断したときに、ＭＡＳＫ ＳＥＴを送出してＦＦ
２を割込解除状態（電源強制切断の抑止状態）にセット
する。これにより、マスクされ、電源が強制切断される
ことがない。

【００５４】Ｓ２１は、ＭＡＳＴＥＲ＝１かつＰ０ＦＦ
０＝１か判別する。ＹＥＳの場合には、Ｓ２２に進む。
Ｓ２２は、Ｓ１３で割込み出力があって、Ｓ１５で割込
み出力解除されていないか判別する。ＹＥＳの場合に
は、Ｓ２３に進む。

【００５５】Ｓ２３は、ＱＨ＝１か判別する。ＹＥＳの
場合には、Ｓ２４に進む。Ｓ２４は、 Ｓ２１のＹＥＳでＭＡＳＴＥＲ＝１かつＰ０ＦＦ０＝１ Ｓ２２で割込みあり Ｓ２３でＱＨ＝１ の３つの条件が満足されたので、電源切断を行う。一
方、これら３つの条件のうちの１つでも満足しないとき
は、電源を非切断とする。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
複数本の制御線を設けると共に電源切断手順を設け、暴
走したＣＰＵから強制切断指示を行えないようにすると
共に、万一正常なＣＰＵに強制電源切断指示を行っても
その指示をマスク（無効化）できる構成を採用している
ため、非常に安定性の高い強制電源切断制御を簡単な回
路構成で実現することができる。これらにより、 （１） 例えば制御線および制御線の２本の信号線
を１本づつ変化させ、かつ決められた回数の反復動作を
含む手順を行わないと、他の装置１の電源を強制切断で
きないので、暴走したＣＰＵが他の装置１の電源を間違
って強制切断する事態の発生をほぼ完全に防止できる。

【００５７】（２） 万一、暴走したＣＰＵが他の装置
の電源を強制切断する手順を行ったとしても、割込みで
当該強制切断の旨の通知を受けた装置１自身が正常に動
作しているときは当該強制切断をマスクし、電源切断を
防止できる。

【００５８】（３） 一方、正常なＣＰＵが暴走してい
る装置１の電源の強制切断する手順を行った場合、当該
暴走しているＣＰＵを持つ装置１は当該強制切断をマス
クすることができず、確実に電源を強制切断することが
できる。

【００５９】（４） 電源を強制切断する手順に時間規
定を含まないため、時間に制限を受けることなく簡単な
回路でかつ確実に電源の強制切断を行うことができる。 （５） 以上の（１）から（４）により、非常に安定性
の高い強制電源切断制御を行うことができ、しかも部品
数が少なく、故障率が低い回路で簡単に実現できる。

【図面の簡単な説明】

【図１】本発明の１実施例構成図である。

【図２】本発明のタイムチャート（マスクなし）であ
る。

【図３】本発明のタイムチャート（マスクあり）であ
る。

【図４】本発明の動作説明図である。

【図５】従来技術の説明図である。

【符号の説明】

１：装置 ２：制御線 ３：送信回路 ４、７：ソフトウェア ５：電源制御回路 ５１：シフトレジスタ ５２：インバータ ５３、５５：ＮＡＮＤ ５４：ＡＮＤ ６：電源装置 ＦＦ１、ＦＦ２、ＦＦ３：フリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】装置の電源を強制的に切断する強制電源切
   断方式において、 複数の装置（１）の間を接続する複数の制御線（２）を
   備え、 これら複数の制御線（２）の信号レベルが所定の組合せ
   のときにのみ初期設定し、この初期設定に続いて当該複
   数の制御線（２）のいずれかの信号レベルを規定回数変
   化した状態で、当該複数の制御線（２）の信号レベルが
   所定の組合せに一致したときにのみ強制電源切断指示と
   判断し、強制電源切断指示を受けた装置（１）の電源を
   強制的に切断するように構成したことを特徴とする強制
   電源切断方式。
2. 【請求項２】装置の電源を強制的に切断する強制電源切
   断方式において、 複数の装置（１）の間を接続する２本の制御線（２）を
   備え、 これら２本の制御線（２）の信号レベルが所定の組合せ
   のときに１クロック分のみの有意データをシフトレジス
   タ（５１）に送り込むあるいは送り込む準備を行い、こ
   れに続いて当該２本の制御線（２）のいずれかの信号レ
   ベルが規定回数変化したことに対応して当該シフトレジ
   スタ（５１）上で１クロック分の有意データを所定位置
   にシフトした状態で、当該２本の制御線（２）の信号レ
   ベルが所定の組合せに一致したときにのみ強制電源切断
   指示と判断し、強制電源切断指示を受けた装置（１）の
   電源を強制的に切断するように構成したことを特徴とす
   る強制電源切断方式。
3. 【請求項３】上記初期設定したとき（あるいは上記１ク
   ロック分のみの有意データをシフトレジスタ（５１）に
   送り込んだりまたは送り込む準備を行ったとき）に割込
   みなどで通知し、通知を受けた当該装置（１）自身が正
   常のときに上記強制電源切断指示をマスクして抑止し、
   一方、当該装置（１）自身が暴走して上記強制電源切断
   指示をマスクできないときに当該装置（１）の電源を強
   制的に切断するように構成したことを特徴とする請求項
   １記載および請求項２記載の強制電源切断方式。