JPH0651863A - シリアル・データ通信制御装置 - Google Patents
シリアル・データ通信制御装置Info
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- JPH0651863A JPH0651863A JP4206369A JP20636992A JPH0651863A JP H0651863 A JPH0651863 A JP H0651863A JP 4206369 A JP4206369 A JP 4206369A JP 20636992 A JP20636992 A JP 20636992A JP H0651863 A JPH0651863 A JP H0651863A
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- 238000001514 detection method Methods 0.000 claims description 21
- 238000013500 data storage Methods 0.000 claims description 10
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- 239000013078 crystal Substances 0.000 description 8
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- 230000002411 adverse Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【目的】 通信中における動作クロック停止設定が無効
になったことを、極めて容易にＣＰＵに通知する。 【構成】 通信装置２に対して、予め送信すべきデータ
が、送信データ・バッファに書込まれるが、正常稼働状
態では、通信装置２において送受信が行われている状
態、及び前記送信データ・バッファに送信データが残っ
ている場合においては、通信装置２から出力される通信
状態信号１０３は“１”レベルにて出力されて、クロッ
ク制御装置３に入力される。この通信状態信号１０３が
“１”レベルにてクロック制御装置３に入力される場
合、ならびに、ＣＰＵ１より動作クロック１０１の停止
が設定される場合には、クロック制御装置３よりＣＰＵ
１に入力される割込み要求信号１０２は“１”レベルと
して出力され、ＣＰＵ１においては動作クロック停止設
定が無効になったことが検出される。
になったことを、極めて容易にＣＰＵに通知する。 【構成】 通信装置２に対して、予め送信すべきデータ
が、送信データ・バッファに書込まれるが、正常稼働状
態では、通信装置２において送受信が行われている状
態、及び前記送信データ・バッファに送信データが残っ
ている場合においては、通信装置２から出力される通信
状態信号１０３は“１”レベルにて出力されて、クロッ
ク制御装置３に入力される。この通信状態信号１０３が
“１”レベルにてクロック制御装置３に入力される場
合、ならびに、ＣＰＵ１より動作クロック１０１の停止
が設定される場合には、クロック制御装置３よりＣＰＵ
１に入力される割込み要求信号１０２は“１”レベルと
して出力され、ＣＰＵ１においては動作クロック停止設
定が無効になったことが検出される。
Description
【０００１】
【産業上の利用分野】本発明はシリアル・データ通信制
御装置に関し、特にマイクロコンピュータ・システムに
おいて、シリアル・データの伝送用として利用されるシ
リアル・データ通信制御装置に関する。
御装置に関し、特にマイクロコンピュータ・システムに
おいて、シリアル・データの伝送用として利用されるシ
リアル・データ通信制御装置に関する。
【０００２】
【従来の技術】一般に、ＣＭＯＳにより構成されるマイ
クロコンピュータ・システムにおいては、当該システム
の稼働時外における低消費電力化を図るために、稼働時
外においては、動作クロックの動作または停止等を制御
するクロック制御回路を備えている。また、近年におい
ては、マイクロコンピュータを複数個用いた応用装置等
が増大しており、各マイクロコンピュータを用いたシス
テム間においては、相互の通信のためのネットワークを
備えることが必須条件となっている。このために、各マ
イクロコンピュータ・システムには、当該ネットワーク
によるシリアル・データ通信機能がそれぞれ備えられて
いるのが一般的となっている。
クロコンピュータ・システムにおいては、当該システム
の稼働時外における低消費電力化を図るために、稼働時
外においては、動作クロックの動作または停止等を制御
するクロック制御回路を備えている。また、近年におい
ては、マイクロコンピュータを複数個用いた応用装置等
が増大しており、各マイクロコンピュータを用いたシス
テム間においては、相互の通信のためのネットワークを
備えることが必須条件となっている。このために、各マ
イクロコンピュータ・システムには、当該ネットワーク
によるシリアル・データ通信機能がそれぞれ備えられて
いるのが一般的となっている。
【０００３】図６は、従来のマイクロコンピュータ・シ
ステムにおけるシリアル・データ通信制御装置の構成例
である。図６に示されるように、当該シリアル・データ
通信制御装置は、ＣＰＵ２１と、通信装置２２と、水晶
振動子２４を含むクロック制御装置２３を備えて構成さ
れており、所定のシステム・リセット信号１０５を介し
て初期化されて動作を開始し、所定のプログラムに基づ
き、ＣＰＵ２１によりデータの演算、および後述する通
信装置２２、クロック制御装置２３等に対する制御作用
が行われる。通信装置２２は、アドレス／データ・バス
２０１を介してＣＰＵ２１に接続されており、ＣＰＵ２
１により制御されて、Ｔｘ端子およびＲｘ端子を経由し
て、それぞれシリアル・データの送信および受信が行わ
れる。また、通信装置２２の内部には送信データ・バッ
ファが内蔵されており、送信すべきデータを予め当該送
信データ・バッファに書込んでおけば、これらのデータ
が所定の順序に基づいて送信されるように構成されてい
る。
ステムにおけるシリアル・データ通信制御装置の構成例
である。図６に示されるように、当該シリアル・データ
通信制御装置は、ＣＰＵ２１と、通信装置２２と、水晶
振動子２４を含むクロック制御装置２３を備えて構成さ
れており、所定のシステム・リセット信号１０５を介し
て初期化されて動作を開始し、所定のプログラムに基づ
き、ＣＰＵ２１によりデータの演算、および後述する通
信装置２２、クロック制御装置２３等に対する制御作用
が行われる。通信装置２２は、アドレス／データ・バス
２０１を介してＣＰＵ２１に接続されており、ＣＰＵ２
１により制御されて、Ｔｘ端子およびＲｘ端子を経由し
て、それぞれシリアル・データの送信および受信が行わ
れる。また、通信装置２２の内部には送信データ・バッ
ファが内蔵されており、送信すべきデータを予め当該送
信データ・バッファに書込んでおけば、これらのデータ
が所定の順序に基づいて送信されるように構成されてい
る。
【０００４】クロック制御装置２３は、アドレス／デー
タ・バス２０１を介してＣＰＵ２１に接続されており、
ＣＰＵ２１により制御されて動作する。クロック制御装
置２３には、水晶振動子２４を含む水晶発振器が備えら
れており、マイクロコンピュータ・システム全体におい
て使用される動作クロック１０１が生成され、それぞれ
ＣＰＵ２１および通信装置２２に入力される。また、ク
ロック制御装置２３には、低消費電力化のために、当該
動作クロック１０１を停止する機能が備えられており、
ＣＰＵ２１の制御作用により、クロック制御装置２３に
対して動作クロック１０１を停止する状態が設定される
と、当該動作クロック１０１が停止され、これにより、
マイクロコンピュータ・システムは、低消費電力化され
た状態となる。この動作クロック１０１の停止状態は、
発振停止解除信号１０６の入力により解除され、クロッ
ク制御装置２３による動作クロック１０１の供給が再開
される。
タ・バス２０１を介してＣＰＵ２１に接続されており、
ＣＰＵ２１により制御されて動作する。クロック制御装
置２３には、水晶振動子２４を含む水晶発振器が備えら
れており、マイクロコンピュータ・システム全体におい
て使用される動作クロック１０１が生成され、それぞれ
ＣＰＵ２１および通信装置２２に入力される。また、ク
ロック制御装置２３には、低消費電力化のために、当該
動作クロック１０１を停止する機能が備えられており、
ＣＰＵ２１の制御作用により、クロック制御装置２３に
対して動作クロック１０１を停止する状態が設定される
と、当該動作クロック１０１が停止され、これにより、
マイクロコンピュータ・システムは、低消費電力化され
た状態となる。この動作クロック１０１の停止状態は、
発振停止解除信号１０６の入力により解除され、クロッ
ク制御装置２３による動作クロック１０１の供給が再開
される。
【０００５】
【発明が解決しようとする課題】上述した従来のデータ
通信制御装置においては、ＣＰＵ２１の制御作用により
動作クロック１０１を停止状態にすると、ＣＰＵ２１お
よび通信装置２２の動作も停止される。しかしながら、
通信装置２２において、シリアル・データの送信中また
は受信中、および前記送信データ・バッファに送信すべ
きデータが書込まれている状態においては、運用上、動
作クロック１０１を停止することができない。その理由
は、送信中に受信動作が途中にて停止状態になると、通
信プロトコルが乱れてネットワークに対して悪影響が与
えられるからである。また、既に送信データ・バッファ
に書込まれているデータは、送信すべきデータそのもの
であるため、これらのデータを全て送信し終ってから動
作を停止する必要がある。従って、ＣＰＵ２１において
は、動作クロック１０１を停止させる前に、通信装置２
２より、送受信の通信状態および送信データ・バッファ
内の送信データの有無を確認する必要がある。また、こ
れらの状態確認後から動作クロック１０１が停止するま
での間において、次の受信動作が行われないようにする
判断回路も必要となる。これにより、ＣＰＵ２１におけ
る制御プログラムが複雑化されるとともに、制御回路自
体も複雑な回路構成にならざるを得ないという欠点があ
る。
通信制御装置においては、ＣＰＵ２１の制御作用により
動作クロック１０１を停止状態にすると、ＣＰＵ２１お
よび通信装置２２の動作も停止される。しかしながら、
通信装置２２において、シリアル・データの送信中また
は受信中、および前記送信データ・バッファに送信すべ
きデータが書込まれている状態においては、運用上、動
作クロック１０１を停止することができない。その理由
は、送信中に受信動作が途中にて停止状態になると、通
信プロトコルが乱れてネットワークに対して悪影響が与
えられるからである。また、既に送信データ・バッファ
に書込まれているデータは、送信すべきデータそのもの
であるため、これらのデータを全て送信し終ってから動
作を停止する必要がある。従って、ＣＰＵ２１において
は、動作クロック１０１を停止させる前に、通信装置２
２より、送受信の通信状態および送信データ・バッファ
内の送信データの有無を確認する必要がある。また、こ
れらの状態確認後から動作クロック１０１が停止するま
での間において、次の受信動作が行われないようにする
判断回路も必要となる。これにより、ＣＰＵ２１におけ
る制御プログラムが複雑化されるとともに、制御回路自
体も複雑な回路構成にならざるを得ないという欠点があ
る。
【０００６】
【課題を解決するための手段】本発明のシリアル・デー
タ通信制御装置は、シリアル・データの送信／受信を行
う通信装置と、ＣＰＵと、前記通信装置およびＣＰＵ等
に供給される動作クロック信号を生成するクロック制御
装置とを少なくとも備えて構成されるシリアル・データ
通信制御装置において、予め送信を予定される送信デー
タを格納しておく送信データ格納手段と、前記送信デー
タ格納手段に格納されている送信データの有無を検出し
て、所定の検出信号を出力する送信データ検出手段と、
シリアル・データの送信および受信を含む動作を行うと
ともに、当該シリアル・データの送信時および受信時に
おいては、それぞれの動作状態を示す送信動作状態信号
および受信動作状態信号を出力する送信受信制御手段
と、前記送信データ検出手段より出力される検出信号
と、前記送信受信制御手段より出力される送信動作状態
信号および受信動作状態信号の何れかが出力されている
ことを検出し、通信動作状態信号を出力する通信状態検
出手段と、を少なくとも前記通信装置に備え、前記動作
クロック信号を発生して出力するクロック信号発生手段
と、前記通信動作状態信号の出力中に、前記ＣＰＵによ
り前記動作クロック信号を停止する設定動作が行われた
場合に、当該動作クロック信号の停止設定を無効にする
動作クロック制御手段と、前記動作クロック制御手段に
より、前記動作クロック信号の停止設定が無効になった
時点において、前記ＣＰＵに対して所定の割込み要求信
号を出力する割込み信号発生手段と、を少なくとも前記
クロック制御装置に備えて構成される。
タ通信制御装置は、シリアル・データの送信／受信を行
う通信装置と、ＣＰＵと、前記通信装置およびＣＰＵ等
に供給される動作クロック信号を生成するクロック制御
装置とを少なくとも備えて構成されるシリアル・データ
通信制御装置において、予め送信を予定される送信デー
タを格納しておく送信データ格納手段と、前記送信デー
タ格納手段に格納されている送信データの有無を検出し
て、所定の検出信号を出力する送信データ検出手段と、
シリアル・データの送信および受信を含む動作を行うと
ともに、当該シリアル・データの送信時および受信時に
おいては、それぞれの動作状態を示す送信動作状態信号
および受信動作状態信号を出力する送信受信制御手段
と、前記送信データ検出手段より出力される検出信号
と、前記送信受信制御手段より出力される送信動作状態
信号および受信動作状態信号の何れかが出力されている
ことを検出し、通信動作状態信号を出力する通信状態検
出手段と、を少なくとも前記通信装置に備え、前記動作
クロック信号を発生して出力するクロック信号発生手段
と、前記通信動作状態信号の出力中に、前記ＣＰＵによ
り前記動作クロック信号を停止する設定動作が行われた
場合に、当該動作クロック信号の停止設定を無効にする
動作クロック制御手段と、前記動作クロック制御手段に
より、前記動作クロック信号の停止設定が無効になった
時点において、前記ＣＰＵに対して所定の割込み要求信
号を出力する割込み信号発生手段と、を少なくとも前記
クロック制御装置に備えて構成される。
【０００７】なお、前記通信装置は、予め送信を予定さ
れる送信データを格納しておく送信データ格納手段と、
前記送信データ格納手段に格納されている送信データの
有無を検出して、所定の検出信号を出力する送信データ
検出手段と、シリアル・データの送信および受信を含む
動作を行うとともに、当該シリアル・データの送信時お
よび受信時においては、それぞれの動作状態を示す送信
動作状態信号および受信動作状態信号を出力する送信受
信制御手段と、前記送信受信制御手段により受信される
受信データを格納する受信データ格納手段と、前記送信
データ検出手段より出力される検出信号と、前記送信受
信制御手段より出力される送信動作状態信号および受信
動作状態信号の何れかが出力されていることを検出し、
通信動作状態信号を出力する通信状態検出手段と、を少
なくとも備えて構成してもよい。
れる送信データを格納しておく送信データ格納手段と、
前記送信データ格納手段に格納されている送信データの
有無を検出して、所定の検出信号を出力する送信データ
検出手段と、シリアル・データの送信および受信を含む
動作を行うとともに、当該シリアル・データの送信時お
よび受信時においては、それぞれの動作状態を示す送信
動作状態信号および受信動作状態信号を出力する送信受
信制御手段と、前記送信受信制御手段により受信される
受信データを格納する受信データ格納手段と、前記送信
データ検出手段より出力される検出信号と、前記送信受
信制御手段より出力される送信動作状態信号および受信
動作状態信号の何れかが出力されていることを検出し、
通信動作状態信号を出力する通信状態検出手段と、を少
なくとも備えて構成してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、アド
レス／データ・バス２０１に対応して、ＣＰＵ１と、通
信装置２と、水晶振動子４を含むクロック制御装置３と
を備えて構成される。また、図２および図３に示される
のは、それぞれ通信装置２およびクロック制御装置３の
内部構成を示すブロック図であり、図４（ａ）、
（ｂ）、（ｃ）および（ｄ）に示されるのは、本実施例
における動作を示す信号のタイミング図である。
ク図である。図１に示されるように、本実施例は、アド
レス／データ・バス２０１に対応して、ＣＰＵ１と、通
信装置２と、水晶振動子４を含むクロック制御装置３と
を備えて構成される。また、図２および図３に示される
のは、それぞれ通信装置２およびクロック制御装置３の
内部構成を示すブロック図であり、図４（ａ）、
（ｂ）、（ｃ）および（ｄ）に示されるのは、本実施例
における動作を示す信号のタイミング図である。
【００１０】図１において、ＣＰＵ１、通信装置２およ
びクロック制御装置３の、それぞれの主たる機能は前述
の従来例の場合と基本的には同様であるが、相互間にお
ける信号の授受等において本発明特有の特徴がある。Ｃ
ＰＵ１、通信装置２およびクロック制御装置３は、それ
ぞれシステム・リセット信号１０５により初期化されて
動作が開始される。通信装置２に対しては、予め送信す
べきデータが、送信データ・バッファに書込まれるが、
本実施例の正常稼働状態においては、通信装置２におい
て送受信が行われている状態、および前記送信データ・
バッファに送信データが残っている場合においては、通
信装置２より出力される通信状態信号１０３は“１”レ
ベルにて出力されて、クロック制御装置３に入力され
る。そして、この通信状態信号１０３は“１”レベルに
てクロック制御装置３に入力される場合、ならびに、Ｃ
ＰＵ１よりアドレス／データ・バス２０１を介して、動
作クロック１０１の停止が設定される場合においては、
このクロック制御装置３よりＣＰＵ１に入力される割込
み要求信号１０２は“１”レベルの信号として出力され
る。
びクロック制御装置３の、それぞれの主たる機能は前述
の従来例の場合と基本的には同様であるが、相互間にお
ける信号の授受等において本発明特有の特徴がある。Ｃ
ＰＵ１、通信装置２およびクロック制御装置３は、それ
ぞれシステム・リセット信号１０５により初期化されて
動作が開始される。通信装置２に対しては、予め送信す
べきデータが、送信データ・バッファに書込まれるが、
本実施例の正常稼働状態においては、通信装置２におい
て送受信が行われている状態、および前記送信データ・
バッファに送信データが残っている場合においては、通
信装置２より出力される通信状態信号１０３は“１”レ
ベルにて出力されて、クロック制御装置３に入力され
る。そして、この通信状態信号１０３は“１”レベルに
てクロック制御装置３に入力される場合、ならびに、Ｃ
ＰＵ１よりアドレス／データ・バス２０１を介して、動
作クロック１０１の停止が設定される場合においては、
このクロック制御装置３よりＣＰＵ１に入力される割込
み要求信号１０２は“１”レベルの信号として出力され
る。
【００１１】図２は、通信装置２の内部構成を示すブロ
ック図であるが、図２に示されるように、送信データ・
バッファ５と、送信データ検出装置６と、送信受信制御
装置７と、ＯＲ回路８とを備えて構成されており、送信
データ・バッファ５には、ＣＰＵ１よりアドレス／デー
タ・バス２０１を介して入力される送信データが書込ま
れる。この送信データ・バッファ４に、送信データが格
納されているか否かは送信データ検出装置６により検出
され、送信データ・バッファ４にデータが残っている場
合には、前述のように、送信データ検出装置６からは
“１”レベルが出力されて、ＯＲ回路８に入力される。
また、送信受信制御装置７においては、送信データ・バ
ッファ５より入力される送信データを受けて、Ｔｘ端子
を介してシリアル・データを送信するとともに、また、
Ｒｘ端子を介して、シリアル・データの受信が行われ
る。受信されたシリアル・データは、アドレス／データ
・バス２０１を介してＣＰＵ１に送られる。この場合に
おいて、送信受信制御装置７を介して送信が行われてい
る状態、および受信が行われている状態においては、Ｔ
ｘＦ信号１０８およびＲｘＦ信号１０９は、共に“１”
レベルの信号として出力されてＯＲ回路８に入力され
る。従って、送信受信制御装置７を介して送信・受信が
行われている状態、および送信データ・バッファ５に送
信データが残っている場合には、ＯＲ回路８より出力さ
れる通信状態信号１０３は、常時“１”レベルにて出力
される。
ック図であるが、図２に示されるように、送信データ・
バッファ５と、送信データ検出装置６と、送信受信制御
装置７と、ＯＲ回路８とを備えて構成されており、送信
データ・バッファ５には、ＣＰＵ１よりアドレス／デー
タ・バス２０１を介して入力される送信データが書込ま
れる。この送信データ・バッファ４に、送信データが格
納されているか否かは送信データ検出装置６により検出
され、送信データ・バッファ４にデータが残っている場
合には、前述のように、送信データ検出装置６からは
“１”レベルが出力されて、ＯＲ回路８に入力される。
また、送信受信制御装置７においては、送信データ・バ
ッファ５より入力される送信データを受けて、Ｔｘ端子
を介してシリアル・データを送信するとともに、また、
Ｒｘ端子を介して、シリアル・データの受信が行われ
る。受信されたシリアル・データは、アドレス／データ
・バス２０１を介してＣＰＵ１に送られる。この場合に
おいて、送信受信制御装置７を介して送信が行われてい
る状態、および受信が行われている状態においては、Ｔ
ｘＦ信号１０８およびＲｘＦ信号１０９は、共に“１”
レベルの信号として出力されてＯＲ回路８に入力され
る。従って、送信受信制御装置７を介して送信・受信が
行われている状態、および送信データ・バッファ５に送
信データが残っている場合には、ＯＲ回路８より出力さ
れる通信状態信号１０３は、常時“１”レベルにて出力
される。
【００１２】図３は、クロック制御装置３の内部構成を
示すブロック図であるが、図３に示されるように、イン
バータ９と、ＡＮＤ回路１０および１６と、ＮＯＲ回路
１１と、ラッチ回路１２と、分周器１３と、発振器１４
とを備え、水晶振動子４を含めて構成される。ＣＰＵ１
の制御作用を介して動作クロック１０１の停止が設定さ
れると、アドレス／データ・バス２０１を介してＣＰＵ
１より入力される書込みクロック信号１０４は“１”レ
ベルとなり、また、アドレス／データ・バス２０１の内
の対応するバス路線が“１”レベルとなる。この時点に
おいて、通信装置２より入力される通信状態信号１０３
が“０”レベルの場合には、ＡＮＤ回路１０より出力さ
れてラッチ回路１２のＣＫ端子に入力される書込み信号
は“１”レベルとなり、この“１”レベルが書込まれ
る。このラッチ回路１２のＱ端子より“１”レベルが出
力される場合には、発振器１４および水晶振動子４より
成る水晶発振回路の発振は停止される。この発振器１４
において生成されたクロック１０７は分周器１３に送ら
れて分周されて、動作クロック１０１が生成される。
示すブロック図であるが、図３に示されるように、イン
バータ９と、ＡＮＤ回路１０および１６と、ＮＯＲ回路
１１と、ラッチ回路１２と、分周器１３と、発振器１４
とを備え、水晶振動子４を含めて構成される。ＣＰＵ１
の制御作用を介して動作クロック１０１の停止が設定さ
れると、アドレス／データ・バス２０１を介してＣＰＵ
１より入力される書込みクロック信号１０４は“１”レ
ベルとなり、また、アドレス／データ・バス２０１の内
の対応するバス路線が“１”レベルとなる。この時点に
おいて、通信装置２より入力される通信状態信号１０３
が“０”レベルの場合には、ＡＮＤ回路１０より出力さ
れてラッチ回路１２のＣＫ端子に入力される書込み信号
は“１”レベルとなり、この“１”レベルが書込まれ
る。このラッチ回路１２のＱ端子より“１”レベルが出
力される場合には、発振器１４および水晶振動子４より
成る水晶発振回路の発振は停止される。この発振器１４
において生成されたクロック１０７は分周器１３に送ら
れて分周されて、動作クロック１０１が生成される。
【００１３】この場合に、通信装置２において送信また
は受信が行われているか、または送信データ・バッファ
５（図２参照）に送信データが残っており、ＯＲ回路８
を介してクロック制御装置３に入力される通信状態信号
１０３が“１”レベルの状態において、ＣＰＵ１により
動作クロック１０１を停止させる動作が行われた場合に
は、ＡＮＤ回路１６より出力され、ＣＰＵ１に入力され
る割込み要求信号１０２が“１”レベルとなり、当該Ｃ
ＰＵ１に対して、動作クロック１０１を停止させること
ができなかったことが伝達される。また、この場合に
は、ＡＮＤ回路１０の出力は“０”レベルとなり、ラッ
チ回路１２に対しては“１”レベルが書込まれないため
に、発振器１４の発振を停止させることができず、動作
クロック１０１を停止することはできない。
は受信が行われているか、または送信データ・バッファ
５（図２参照）に送信データが残っており、ＯＲ回路８
を介してクロック制御装置３に入力される通信状態信号
１０３が“１”レベルの状態において、ＣＰＵ１により
動作クロック１０１を停止させる動作が行われた場合に
は、ＡＮＤ回路１６より出力され、ＣＰＵ１に入力され
る割込み要求信号１０２が“１”レベルとなり、当該Ｃ
ＰＵ１に対して、動作クロック１０１を停止させること
ができなかったことが伝達される。また、この場合に
は、ＡＮＤ回路１０の出力は“０”レベルとなり、ラッ
チ回路１２に対しては“１”レベルが書込まれないため
に、発振器１４の発振を停止させることができず、動作
クロック１０１を停止することはできない。
【００１４】図４（ａ）、（ｂ）、（ｃ）および（ｄ）
は、前述のように、本実施例の動作を示す信号のタイミ
ング図であるが、通信状態信号１０３が“１”レベルの
場合に、書込みクロック信号１０４が“１”レベルにな
ると、発振器１４より出力されるクロック１０７は停止
することなく、割込み要求信号１０２が発生される。ま
た、通信状態信号１０３が“０”レベルになった場合に
は、書込みクロック信号１０４が“１”レベルになる
と、発振器１４は停止し、割込み要求信号１０２は発生
されない。
は、前述のように、本実施例の動作を示す信号のタイミ
ング図であるが、通信状態信号１０３が“１”レベルの
場合に、書込みクロック信号１０４が“１”レベルにな
ると、発振器１４より出力されるクロック１０７は停止
することなく、割込み要求信号１０２が発生される。ま
た、通信状態信号１０３が“０”レベルになった場合に
は、書込みクロック信号１０４が“１”レベルになる
と、発振器１４は停止し、割込み要求信号１０２は発生
されない。
【００１５】次に、本発明の第２の実施例について説明
する。図５は本発明の第２の実施例の通信装置の内部構
成を示すブロック図である。なお、本実施例の通信装置
以外の構成要素については前述の第１の実施例と同一で
あり、図５においては省略されている。図５に示される
ように、本実施例の通信装置は、アドレス／データ・バ
ス２０１に対応して、データ・バッファ（受信用）１６
と、データ・バッファ（送信用）１７と、送信受信制御
装置１８と、送信データ検出装置１９と、ＯＲ回路２０
とを備えて構成される。本実施例における通信装置は、
図２との対比により明らかなように、データ・バッファ
（受信用）１６が新たに付加されていることである。こ
のデータ・バッファ（受信用）１６は、送信受信制御装
置１８において受信されたデータを格納するバッファで
あり、データ・バッファ（受信用）１６に格納された受
信データは、アドレス／データ・バス２０１を介してＣ
ＰＵ１により読出される。しかし、このデータ・バッフ
ァ（受信用）１６に受信データが格納されている状態で
動作クロック１０１を停止しても、通常動作に悪影響を
与えることがないので、データ・バッファ１６に受信デ
ータが格納されているか否かを検出する必要はない。こ
れ以外の、送信中ならびに受信中における場合と、デー
タ・バッファ（送信用）１７に送信データが残っている
場合における制御動作については、第１の実施例の場合
と全く同様である。
する。図５は本発明の第２の実施例の通信装置の内部構
成を示すブロック図である。なお、本実施例の通信装置
以外の構成要素については前述の第１の実施例と同一で
あり、図５においては省略されている。図５に示される
ように、本実施例の通信装置は、アドレス／データ・バ
ス２０１に対応して、データ・バッファ（受信用）１６
と、データ・バッファ（送信用）１７と、送信受信制御
装置１８と、送信データ検出装置１９と、ＯＲ回路２０
とを備えて構成される。本実施例における通信装置は、
図２との対比により明らかなように、データ・バッファ
（受信用）１６が新たに付加されていることである。こ
のデータ・バッファ（受信用）１６は、送信受信制御装
置１８において受信されたデータを格納するバッファで
あり、データ・バッファ（受信用）１６に格納された受
信データは、アドレス／データ・バス２０１を介してＣ
ＰＵ１により読出される。しかし、このデータ・バッフ
ァ（受信用）１６に受信データが格納されている状態で
動作クロック１０１を停止しても、通常動作に悪影響を
与えることがないので、データ・バッファ１６に受信デ
ータが格納されているか否かを検出する必要はない。こ
れ以外の、送信中ならびに受信中における場合と、デー
タ・バッファ（送信用）１７に送信データが残っている
場合における制御動作については、第１の実施例の場合
と全く同様である。
【００１６】
【発明の効果】以上説明したように、本発明は、通信装
置における送信ならびに受信を含む通信動作状態を確認
するとともに、送信データ・バッファ内の残留送信デー
タの有無を確認する手段を備えることにより、通信機能
動作時におけるＣＰＵによる動作クロックの停止設定を
無効にし、且つ当該動作クロックの停止設定が無効にな
ったことを、割込み要求信号によりＣＰＵに対して容易
に通知することができるため、従来は必要であったＣＰ
Ｕにおける複雑なプログラムおよび複雑な回路構成等が
不要になるという効果がある。
置における送信ならびに受信を含む通信動作状態を確認
するとともに、送信データ・バッファ内の残留送信デー
タの有無を確認する手段を備えることにより、通信機能
動作時におけるＣＰＵによる動作クロックの停止設定を
無効にし、且つ当該動作クロックの停止設定が無効にな
ったことを、割込み要求信号によりＣＰＵに対して容易
に通知することができるため、従来は必要であったＣＰ
Ｕにおける複雑なプログラムおよび複雑な回路構成等が
不要になるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における通信装置を示すブロック
図である。
図である。
【図３】第１の実施例におけるクロック制御装置を示す
ブロック図である。
ブロック図である。
【図４】第１の実施例の動作を示すタイミング図であ
る。
る。
【図５】第２の実施例における通信装置を示すブロック
図である。
図である。
【図６】従来例を示すブロック図である。
１、２１ ＣＰＵ ２、２２ 通信装置 ３、２３ クロック制御装置 ４、２４ 水晶振動子 ５ 送信データ・バッファ ６、１９ 送信データ検出装置 ７、１８ 送信受信制御装置 ８、１１、２０ ＯＲ回路 ９ インバータ １０、１６ ＡＮＤ回路 １２ ラッチ回路 １３ 分周器 １４ 発振器 １６ データ・バッファ（受信用） １７ データ・バッファ（送信用）
Claims (2)
- 【請求項１】 シリアル・データの送信／受信を行う通
信装置と、中央処理装置（ＣＰＵと云う）と、前記通信
装置およびＣＰＵ等に供給される動作クロック信号を生
成するクロック制御装置とを少なくとも備えて構成され
るシリアル・データ通信制御装置において、 予め送信を予定される送信データを格納しておく送信デ
ータ格納手段と、 前記送信データ格納手段に格納されている送信データの
有無を検出して、所定の検出信号を出力する送信データ
検出手段と、 シリアル・データの送信および受信を含む動作を行うと
ともに、当該シリアル・データの送信時および受信時に
おいては、それぞれの動作状態を示す送信動作状態信号
および受信動作状態信号を出力する送信受信制御手段
と、 前記送信データ検出手段より出力される検出信号と、前
記送信受信制御手段より出力される送信動作状態信号お
よび受信動作状態信号の何れかが出力されていることを
検出し、通信動作状態信号を出力する通信状態検出手段
と、 を少なくとも前記通信装置に備え、 前記動作クロック信号を発生して出力するクロック信号
発生手段と、 前記通信動作状態信号の出力中に、前記ＣＰＵにより前
記動作クロック信号を停止する設定動作が行われた場合
に、当該動作クロック信号の停止設定を無効にする動作
クロック制御手段と、 前記動作クロック制御手段により、前記動作クロック信
号の停止設定が無効になった時点において、前記ＣＰＵ
に対して所定の割込み要求信号を出力する割込み信号発
生手段と、 を少なくとも前記クロック制御装置に備えることを特徴
とするシリアル・データ通信装置。 - 【請求項２】 予め送信を予定される送信データを格納
しておく送信データ格納手段と、 前記送信データ格納手段に格納されている送信データの
有無を検出して、所定の検出信号を出力する送信データ
検出手段と、 シリアル・データの送信および受信を含む動作を行うと
ともに、当該シリアル・データの送信時および受信時に
おいては、それぞれの動作状態を示す送信動作状態信号
および受信動作状態信号を出力する送信受信制御手段
と、 前記送信受信制御手段により受信される受信データを格
納する受信データ格納手段と、 前記送信データ検出手段より出力される検出信号と、前
記送信受信制御手段より出力される送信動作状態信号お
よび受信動作状態信号の何れかが出力されていることを
検出し、通信動作状態信号を出力する通信状態検出手段
と、 を少なくとも前記通信装置に備える請求項１記載のシリ
アル・データ通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206369A JP2738229B2 (ja) | 1992-08-03 | 1992-08-03 | シリアル・データ通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206369A JP2738229B2 (ja) | 1992-08-03 | 1992-08-03 | シリアル・データ通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651863A true JPH0651863A (ja) | 1994-02-25 |
| JP2738229B2 JP2738229B2 (ja) | 1998-04-08 |
Family
ID=16522189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206369A Expired - Fee Related JP2738229B2 (ja) | 1992-08-03 | 1992-08-03 | シリアル・データ通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738229B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0644475A3 (en) * | 1993-09-22 | 1995-09-27 | Advanced Micro Devices Inc | Apparatus and method for controlling a peripheral bus clock signal. |
| US5661751A (en) * | 1994-02-02 | 1997-08-26 | Advanced Micro Devices | System and technique for power management of a universal asynchronous receiver/transmitter by automatic clock gating |
| US6205192B1 (en) | 1997-09-03 | 2001-03-20 | Nec Corporation | Clock input control circuit |
| US7529202B2 (en) | 2002-08-19 | 2009-05-05 | Nec Corporation | Communication data processing circuit |
-
1992
- 1992-08-03 JP JP4206369A patent/JP2738229B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0644475A3 (en) * | 1993-09-22 | 1995-09-27 | Advanced Micro Devices Inc | Apparatus and method for controlling a peripheral bus clock signal. |
| US5661751A (en) * | 1994-02-02 | 1997-08-26 | Advanced Micro Devices | System and technique for power management of a universal asynchronous receiver/transmitter by automatic clock gating |
| US6205192B1 (en) | 1997-09-03 | 2001-03-20 | Nec Corporation | Clock input control circuit |
| US7529202B2 (en) | 2002-08-19 | 2009-05-05 | Nec Corporation | Communication data processing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2738229B2 (ja) | 1998-04-08 |
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