JPH0689131A - Personal computer - Google Patents
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- JPH0689131A JPH0689131A JP4239697A JP23969792A JPH0689131A JP H0689131 A JPH0689131 A JP H0689131A JP 4239697 A JP4239697 A JP 4239697A JP 23969792 A JP23969792 A JP 23969792A JP H0689131 A JPH0689131 A JP H0689131A
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- cpu
- connector
- main memory
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Abstract
(57)【要約】
【目的】 本発明は、将来の機能拡張が予想されるもの
に関して、予め標準の外形寸法及び標準インターフェイ
スを採用して、容易に機能拡張を図れる手段を提供する
ことを目的とする。
【構成】 本発明は、CPUと、メインメモリー、2次
記憶装置、コンソール入力装置、表示装置とで構成され
るパーソナルコンピューターにおいて、CPU、メイン
メモリー、2次記憶装置、コンソール入力装置、表示装
置のうちいずれか、あるいはすべてがそれぞれ一つのケ
ースに収められ、コネクタを介して外部から装着される
ことを特徴とする。さらに本発明は、前記のそれぞれ一
つのケースに収められた部分が、PCMCIA規格に準
拠して構成され、コネクタを介して外部から装着される
ことを特徴とする。
(57) [Summary] [Object] An object of the present invention is to provide a means for easily expanding the function by adopting the standard external dimensions and the standard interface in advance with respect to what is expected to be expanded in the future. And According to the present invention, there is provided a personal computer including a CPU, a main memory, a secondary storage device, a console input device, and a display device, and a CPU, a main memory, a secondary storage device, a console input device, and a display device. One or all of them are housed in a single case and are externally mounted via a connector. Furthermore, the present invention is characterized in that the parts housed in the respective ones of the cases are configured in accordance with the PCMCIA standard and are externally mounted via a connector.
Description
【0001】[0001]
【産業上の利用分野】本発明は、パーソナルコンピュー
ターを構成する各装置の交換を容易にする方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for facilitating replacement of each device constituting a personal computer.
【0002】[0002]
【従来の技術】従来、パーソナルコンピューターは、I
BM社のパーソナルコンピューターPC/ATに見られ
るように、一つのメインボード上に、CPU、メインメ
モリ、コンソール入力制御装置及び拡張用スロットが置
かれ、そのスロット上に表示制御装置と2次記憶制御装
置が置かれていた。また、2次記憶装置は、専用のドラ
イブベイにねじどめされていた。2. Description of the Related Art Conventionally, personal computers have been
As seen in BM's personal computer PC / AT, CPU, main memory, console input control device and expansion slot are placed on one main board, and display control device and secondary storage control are placed on the slot. The device was placed. Also, the secondary storage device was screwed into a dedicated drive bay.
【0003】従って、使用者が機能の拡張を図りたい場
合、本体のケースのうわぶたをあけて、相当する部分の
ねじを外し、交換する必要があった。また近年の携帯型
パーソナルコンピューターに於いては、機能の交換を容
易にするような工夫が、メインメモリー、コプロセッサ
ー、ハードディスクドライブ等に見られるが、一つの機
種に限定された特徴であったり、他機種との互換性が図
られていなかったりと、不十分なものでしかなかった。Therefore, when a user wants to expand the function, it is necessary to open the case of the case of the main body, remove the screw of the corresponding portion and replace it. In addition, in recent years, in portable personal computers, ingenuity that facilitates the exchange of functions is found in main memory, coprocessor, hard disk drive, etc., but it is a feature limited to one model, It was not enough because it was not compatible with other models.
【0004】つまり使用者は、本体の発売元から必要と
する拡張用のオプション装置を購入しても、その利用が
その本体にのみ限定されてしまい、次機種に使えなかっ
たり、発売元から必要なオプション装置が発売されてい
ないと、拡張できなかったりなど、制限が多かった。That is, even if the user purchases an optional device for expansion required from the distributor of the main body, the use is limited to only the main body, and it cannot be used in the next model, or is required from the distributor. There were many restrictions such as the fact that it could not be expanded unless various optional devices were released.
【0005】[0005]
【発明が解決しようとする課題】そこで本発明は、将来
の機能拡張が予想されるものに関して、予め標準の外形
寸法及び標準インターフェイスを採用して、容易に機能
拡張を図れる手段を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, the present invention provides a means for easily expanding the function of a product whose function is expected to be expanded in the future by adopting a standard external dimension and a standard interface in advance. To aim.
【0006】[0006]
【課題を解決するための手段】本発明は、CPUと、C
PUのアドレス空間に接続されるメインメモリーと、2
次記憶装置と、コンソール入力装置と、表示装置とで構
成されるパーソナルコンピューターにおいて、CPU、
メインメモリー、2次記憶装置、コンソール入力装置、
表示装置のうちいずれか、あるいはすべてがそれぞれ一
つのケースに収められ、コネクタを介して外部から装着
されることを特徴とする。The present invention comprises a CPU, a C
Main memory connected to PU address space and 2
In a personal computer including a secondary storage device, a console input device, and a display device, a CPU,
Main memory, secondary storage device, console input device,
It is characterized in that any or all of the display devices are respectively housed in one case and are externally mounted via a connector.
【0007】さらに本発明は、CPUと、CPUのアド
レス空間に接続されるメインメモリーと、2次記憶装置
と、コンソール入力装置と、表示装置とで構成されるパ
ーソナルコンピューターにおいて、CPU、メインメモ
リー、2次記憶装置、表示装置のうちいずれか、あるい
はすべてがそれぞれ一つのケースに収められ、CPU、
メインメモリーのうちいずれか、あるいはすべてがPC
MCIA規格に準拠して構成され、コネクタを介して外
部から装着されることを特徴とする。Further, according to the present invention, in a personal computer including a CPU, a main memory connected to the CPU address space, a secondary storage device, a console input device, and a display device, the CPU, main memory, Any or all of the secondary storage device and the display device are accommodated in one case, and the CPU,
Any or all of the main memory is a PC
It is characterized in that it is configured according to the MCIA standard and is externally mounted via a connector.
【0008】[0008]
【作用】このように、機能単位で独立したケースに収
め、それぞれコネクターを介して外部から装着されるよ
うにしておけば、必要に応じて機能の拡張が容易に行え
る作用がある。さらに、それぞれの機能がPCMCIA
規格に準拠していれば、第三者の用意するPCMCIA
カードを装着することも可能となり、また他のPCMC
IA規格のスロットを用意した機種と共用することも可
能となる作用もある。As described above, if each function is housed in an independent case and is mounted from the outside through the connector, the function can be easily expanded as needed. Furthermore, each function is PCMCIA
PCMCIA prepared by a third party if it complies with the standard
It is also possible to install a card, and another PCMC
There is also an effect that it can be shared with a model having an IA standard slot.
【0009】[0009]
【実施例】図1は本発明の請求項1の実施例の概念を表
した図である。1は、CPUとメインメモリーをのせた
ボード2と、本体との接続用コネクター3を格納するケ
ース(これを総称してCPUコンポと呼ぶ、以下同
様)。6は表示装置、4は、2次記憶装置であるフロッ
ピーディスクドライブ(以下FDDと略す)7と、コン
ソール入力装置であるキーボード8と、前記FDDの制
御装置と前記キーボードの制御装置と表示制御装置等そ
の他の構成要素をのせたボード5と、前記CPUコンポ
の接続用コネクター9を格納するケースである(以下本
体と称す)。1 is a diagram showing the concept of an embodiment of claim 1 of the present invention. A case 1 stores a board 2 on which a CPU and a main memory are mounted, and a connector 3 for connecting to the main body (this is generically called a CPU component, and so on). 6 is a display device, 4 is a floppy disk drive (hereinafter abbreviated as FDD) 7 which is a secondary storage device, a keyboard 8 which is a console input device, the FDD control device, the keyboard control device and the display control device. This is a case for accommodating a board 5 on which other components such as the above are mounted and a connector 9 for connecting the CPU component (hereinafter referred to as a main body).
【0010】図2はCPUにインテル社のCPU 80
386SLを使ったときのCPUコンポの構成を示した
ものである。2は本体との接続用コネクター3と、CP
U(80386SL)10と、数値演算コプロセッサー
(80387SX)11と、キャッシュメモリー12
と、水晶発振器13、14と、メインメモリー15を搭
載したボードである。10のCPUは、12のキャッシ
ュメモリーを制御するバスと、15のメインメモリーを
制御するバスと、11のコプロセッサーを制御するバ
ス、及び本体との通信用のバスを持つ。13の水晶発振
器は、CPU10とメインメモリー15のタイミングを
つくり、14の水晶発振器は、CPU10と本体との通
信のタイミングをつくる。FIG. 2 shows an Intel CPU 80 as a CPU.
6 shows a configuration of a CPU component when using 386SL. 2 is a connector 3 for connecting to the main body, and CP
U (80386SL) 10, numerical operation coprocessor (80387SX) 11, cache memory 12
, A crystal oscillator 13, 14 and a main memory 15. The CPU 10 has a bus 12 for controlling the cache memory, a bus 15 for controlling the main memory, a bus 11 for controlling the coprocessor, and a bus for communication with the main body. The crystal oscillator 13 makes the timing of the CPU 10 and the main memory 15, and the crystal oscillator 14 makes the timing of communication between the CPU 10 and the main body.
【0011】図8は、図2で示された各部品の接続を示
すブロック図である。54はキャッシュメモリー12と
コプロセッサー11のデータバス、55はキャッシュメ
モリー12のアドレスバス、56はキャッシュメモリー
12のコントロール信号、57は、コプロセッサー11
のコントロール信号、58はDRAMで構成されたメイ
ンメモリー15のデータバス、59はメインメモリー1
5のアドレスバス、60はメインメモリー15のコント
ロール信号、61はISA(INDUSTRIAL STANDARD ARCH
ITECTURE,業界標準)バスのラッチしないアドレスバス
(以下LAバスと称す)、62はISAバスのシステム
アドレスバス(以下SAバスと称す)、63はISAバ
スのシステムアドレスバス(以下SDバスと称す)、6
4はISAバスのコントロール・ステイタス信号であ
る。FIG. 8 is a block diagram showing the connection of the respective parts shown in FIG. 54 is a data bus for the cache memory 12 and the coprocessor 11, 55 is an address bus for the cache memory 12, 56 is a control signal for the cache memory 12, and 57 is a coprocessor 11.
Control signal, 58 is the data bus of the main memory 15 composed of DRAM, and 59 is the main memory 1.
5 address bus, 60 is control signal of main memory 15, 61 is ISA (INDUSTRIAL STANDARD ARCH
ITECTURE (industry standard) bus non-latching address bus (hereinafter referred to as LA bus), 62 is ISA bus system address bus (hereinafter referred to as SA bus), 63 is ISA system address bus (hereinafter referred to as SD bus) , 6
Reference numeral 4 is a control status signal of the ISA bus.
【0012】表1と表2は、図1、図2の本体との接続
用のコネクター3の信号配置を示したものである。Tables 1 and 2 show the signal arrangement of the connector 3 for connection with the main body shown in FIGS.
【0013】[0013]
【表1】 [Table 1]
【0014】[0014]
【表2】 [Table 2]
【0015】CPUコンポを表1、表2の信号配置に則
って構成すれば、CPUを変更しても互換性のあるCP
Uコンポをつくることが可能である。たとえば、インテ
ル社のSLアーキテクチャに基づいた新しいCPUであ
る、H3C、H4C等を使えば、基本的に80386S
Lと同じCPUコンポがつくれるので、ユーザーは、新
しいCPUの発売に合わせて、CPUコンポのアップグ
レードが可能となる。しかも、CPUコンポは、本体の
外部から装着可能なので、交換の手数は最小となる。If the CPU component is constructed in accordance with the signal arrangements shown in Tables 1 and 2, the CP which is compatible even if the CPU is changed.
It is possible to create a U component. For example, if you use a new CPU based on Intel's SL architecture, such as H3C or H4C, you will basically get 80386S.
Since the same CPU component as the L can be created, the user can upgrade the CPU component when a new CPU is released. Moreover, since the CPU component can be mounted from the outside of the main body, the number of replacement steps is minimized.
【0016】図3は本発明の請求項2の実施例を示した
図である。23は、CPUとメインメモリーをのせたボ
ード24と、本体との接続用コネクター25を格納し、
PCMCIA規格の外形寸法に準拠したCPUコンポ。
28は表示装置、26は、2次記憶装置であるFDD2
9と、コンソール入力装置であるキーボード30と、前
記FDDの制御装置と前記キーボードの制御装置と表示
制御装置等その他の構成要素をのせたボード27と、前
記CPUコンポの接続用コネクター31を格納した本体
である。FIG. 3 is a diagram showing an embodiment of claim 2 of the present invention. 23 stores a board 24 on which a CPU and a main memory are mounted, and a connector 25 for connecting to the main body,
A CPU component that conforms to the external dimensions of the PCMCIA standard.
28 is a display device and 26 is an FDD 2 which is a secondary storage device.
9, a keyboard 30 as a console input device, a board 27 on which the FDD control device, the keyboard control device, a display control device and other components are mounted, and a connector 31 for connecting the CPU component. It is the main body.
【0017】図4は、前記CPUコンポの外形寸法と、
内部の構成を示した図である。図で示すようにCPUコ
ンポのケースを含めた厚みが3.3mmしかないため、
CPU16と、水晶発振器20、21と、システムメモ
リー17と、キャッシュメモリー19はすべて厚み1m
m以下の特殊なパッケージで実装する必要がある。たと
えば、COB(CHIP ON BOARD),TAB(TAP AUTOMATE
D BONDING)等の技術を使えば、1mm以下で実装する
ことが可能である。FIG. 4 shows the external dimensions of the CPU component,
It is the figure which showed the internal structure. As shown in the figure, the thickness including the CPU component case is only 3.3mm.
CPU 16, crystal oscillators 20 and 21, system memory 17, and cache memory 19 are all 1 m thick
It is necessary to mount in a special package of m or less. For example, COB (CHIP ON BOARD), TAB (TAP AUTOMATE
D BONDING) and other technologies can be used to implement mounting within 1 mm.
【0018】図9は、図4で示された各部品の接続を示
すブロック図である。54はキャッシュメモリー12の
データバス、55はキャッシュメモリー12のアドレス
バス、56はキャッシュメモリー12のコントロール信
号、58はメインメモリー15のデータバス、59はメ
インメモリー15のアドレスバス、60はメインメモリ
ー15のコントロール信号、61はISAバスのLAバ
ス、62はISAバスのSAバス、63はISAバスの
SDバス、64はISAバスのコントロール・ステイタ
ス信号である。FIG. 9 is a block diagram showing the connection of the respective parts shown in FIG. 54 is the data bus of the cache memory 12, 55 is the address bus of the cache memory 12, 56 is the control signal of the cache memory 12, 58 is the data bus of the main memory 15, 59 is the address bus of the main memory 15, and 60 is the main memory 15. Control signal, 61 is an ISA bus LA bus, 62 is an ISA bus SA bus, 63 is an ISA bus SD bus, and 64 is an ISA bus control status signal.
【0019】この実施例の本体との接続用のコネクター
18の信号の配置は、表1、表2のものがそのまま適用
される。Regarding the signal arrangement of the connector 18 for connection with the main body of this embodiment, those shown in Tables 1 and 2 are applied as they are.
【0020】図5は本発明の請求項3の実施例の概念を
表した図である。32は、CPUとメインメモリー接続
用のコネクター42と、本体との接続用コネクター34
を格納するCPUコンポ。33はメインメモリーとCP
Uコンポとの接続用のコネクター35を格納するメモリ
ーコンポ。36は表示装置。41は、FDD38と、キ
ーボード39と、前記FDDの制御装置と前記キーボー
ドの制御装置と表示制御装置等その他の構成要素をのせ
たボード40と、前記CPUコンポの接続用コネクター
37を格納するケースである(以下本体と称す)。FIG. 5 is a diagram showing the concept of the third embodiment of the present invention. 32 is a connector 42 for connecting the CPU and the main memory, and a connector 34 for connecting the main body.
CPU component that stores. 33 is the main memory and CP
A memory component that stores a connector 35 for connection with a U component. 36 is a display device. Reference numeral 41 denotes a case in which the FDD 38, the keyboard 39, the board 40 on which the FDD control device, the keyboard control device, the display control device, and other components are mounted, and the connector 37 for connecting the CPU component. There (hereinafter referred to as the main body).
【0021】表3は、前記コネクター42の信号配置図
を示したものである。Table 3 is a signal arrangement diagram of the connector 42.
【0022】[0022]
【表3】 [Table 3]
【0023】33のメモリーコンポは、CPUコンポ3
2に外部から装着され、CPUコンポは、本体41に外
部から装着される。The memory component 33 is a CPU component 3
2 is mounted from the outside, and the CPU component is mounted to the main body 41 from the outside.
【0024】図6はCPUにインテル社のCPU 80
386SLを使ったときのCPUコンポの構成を示した
ものである。43は本体との接続用コネクター44と、
CPU(80386SL)45と、数値演算コプロセッ
サー(80387SX)46と、キャッシュメモリー4
7と、水晶発振器48、49と、メインメモリーをのせ
たメモリーコンポ接続用コネクター50を搭載したボー
ドである。45のCPUは、47のキャッシュメモリー
を制御するバスと、メモリーコンポを制御するバスと、
46のコプロセッサーを制御するバス、及び本体との通
信用のバスを持つ。48の水晶発振器は、CPU45と
メインメモリーのタイミングをつくり、49の水晶発振
器は、CPU45と本体との通信のタイミングをつく
る。FIG. 6 shows an Intel CPU 80
6 shows a configuration of a CPU component when using 386SL. 43 is a connector 44 for connecting to the main body,
CPU (80386SL) 45, numerical operation coprocessor (80387SX) 46, cache memory 4
7, a crystal oscillator 48, 49, and a memory component connection connector 50 having a main memory mounted thereon. The CPU of 45 has a bus for controlling the cache memory of 47, a bus for controlling the memory component,
It has a bus for controlling 46 coprocessors and a bus for communication with the main body. The crystal oscillator 48 forms the timing of the CPU 45 and the main memory, and the crystal oscillator 49 forms the timing of the communication between the CPU 45 and the main body.
【0025】図7は前記メモリーコンポの内部構成を示
したもので、53は、CPUコンポ43との接続用のコ
ネクター51と、メインメモリーを構成するDRAM5
2をのせるボードである。FIG. 7 shows the internal structure of the memory component, 53 is a connector 51 for connection with the CPU component 43, and the DRAM 5 which constitutes the main memory.
It is a board on which 2 is placed.
【0026】図10は、図6で示された各部品の接続を
示すブロック図である。54はキャッシュメモリー47
のデータバス、55はキャッシュメモリー47のアドレ
スバス、56はキャッシュメモリー47のコントロール
信号、58はメモリーコンポのデータバス、59はメモ
リーコンポのアドレスバス、60はメモリーコンポのコ
ントロール信号、61はISAバスのLAバス、62は
ISAバスのSAバス、63はISAバスのSDバス、
64はISAバスのコントロール・ステイタス信号であ
る。FIG. 10 is a block diagram showing the connection of the respective parts shown in FIG. 54 is a cache memory 47
Data bus, 55 is an address bus of the cache memory 47, 56 is a control signal of the cache memory 47, 58 is a data bus of the memory component, 59 is an address bus of the memory component, 60 is a control signal of the memory component, and 61 is an ISA bus. LA bus, 62 is an ISA bus SA bus, 63 is an ISA bus SD bus,
Reference numeral 64 is a control status signal of the ISA bus.
【0027】図11は、図7で示された各部品の接続を
示すブロック図である。52はメインメモリーを構成す
るDRAM,51はCPUコンポとの接続用のコネクタ
ー、58はDRAMのデータバス、59はDRAMのア
ドレスバス、60はDRAMのコントロール信号であ
る。FIG. 11 is a block diagram showing the connection of the respective parts shown in FIG. Reference numeral 52 is a DRAM constituting a main memory, 51 is a connector for connecting to a CPU component, 58 is a DRAM data bus, 59 is a DRAM address bus, and 60 is a DRAM control signal.
【0028】CPUコンポを表1、表2の信号配置に則
って構成すれば、CPUを変更しても互換性のあるCP
Uコンポをつくることが可能である。たとえば、インテ
ル社のSLアーキテクチャに基づいた新しいCPUであ
る、H3C、H4C等を使えば、基本的に80386S
Lと同じCPUコンポがつくれるので、ユーザーは、新
しいCPUの発売に合わせて、CPUコンポのアップグ
レードが可能となる。しかも、CPUコンポは、本体の
外部から装着可能なので、交換の手数は最小となる。If the CPU component is constructed in accordance with the signal arrangements shown in Tables 1 and 2, the CP which is compatible even if the CPU is changed.
It is possible to create a U component. For example, if you use a new CPU based on Intel's SL architecture, such as H3C or H4C, you will basically get 80386S.
Since the same CPU component as the L can be created, the user can upgrade the CPU component when a new CPU is released. Moreover, since the CPU component can be mounted from the outside of the main body, the number of replacement steps is minimized.
【0029】図12は本発明の請求項4の実施例の概念
を表した図である。65は、CPUとメインメモリー接
続用のコネクター75と、本体との接続用コネクター6
7を格納するCPUコンポ。66はPCMCIA規格
2.0に則り、メインメモリーとCPUコンポとの接続
用のコネクター68を格納するメモリーコンポ。69は
表示装置。74は、FDD71と、キーボード72と、
前記FDDの制御装置と前記キーボードの制御装置と表
示制御装置等その他の構成要素をのせたボード73と、
前記CPUコンポの接続用コネクター70を格納するケ
ースである(以下本体と称す)。FIG. 12 is a diagram showing the concept of a fourth embodiment of the present invention. 65 is a connector 75 for connecting the CPU and the main memory, and a connector 6 for connecting to the main body.
A CPU component that stores 7. 66 is a memory component that stores a connector 68 for connecting the main memory and the CPU component according to the PCMCIA standard 2.0. 69 is a display device. 74 is an FDD 71, a keyboard 72,
A board 73 on which the FDD control device, the keyboard control device, a display control device, and other components are mounted;
This is a case for accommodating the connector 70 for connecting the CPU component (hereinafter referred to as a main body).
【0030】66のメモリーコンポは、CPUコンポ6
5に外部から装着され、CPUコンポは、本体74に外
部から装着される。表4は、図12のCPUコンポ65
とメモリーコンポ66の接続用コネクター68の信号配
置図を示したものである。The memory component 66 is a CPU component 6
5, the CPU component is mounted to the main body 74 from the outside. Table 4 shows the CPU component 65 of FIG.
9 is a signal layout diagram of the connector 68 for connection of the memory component 66. FIG.
【0031】[0031]
【表4】 [Table 4]
【0032】図13は、請求項5の実施例を示したもの
である。CPU76と、メインメモリー77と、2次記
憶装置(FDD)78と、キーボード79と、表示装置
80とから構成されるパーソナルコンピューターに、ケ
ースに収められた表示制御装置100が、本体の外部か
ら装着される様子を示している。FIG. 13 shows an embodiment of claim 5. A display control device 100 housed in a case is attached to a personal computer including a CPU 76, a main memory 77, a secondary storage device (FDD) 78, a keyboard 79, and a display device 80 from the outside of the main body. Is shown.
【0033】図14は、前記表示制御装置78の内部構
成を示したもので、81は電子部品をのせる基板(PC
B)、82は本体との接続用のコネクター、83は該表
示制御装置78が本体と接続されているかどうかを判断
するスイッチで、84のバッファのG(ゲート)を制御
する。85は液晶用グラフィックコントローラー、86
はビデオメモリー、87は水晶発振器、88は表示のモ
ードに合った周波数を作るPLL(PHASE LOCKED LOOP)
である。FIG. 14 shows an internal structure of the display control device 78, and 81 is a substrate (PC) on which electronic parts are mounted.
B) and 82 are connectors for connection to the main body, and 83 is a switch for determining whether or not the display control device 78 is connected to the main body, which controls G (gate) of the buffer 84. 85 is a graphic controller for liquid crystal, 86
Is a video memory, 87 is a crystal oscillator, 88 is a PLL (PHASE LOCKED LOOP) that creates a frequency that matches the display mode.
Is.
【0034】図15は、図14の電気的な接続の様子を
示したブロック図である。89はシステムアドレスバ
ス、90はシステムデータバス、91はシステムコント
ロール信号、92は83のスイッチの状態で84のバッ
ファのゲートを制御する信号、93はバッファされたア
ドレスバス、94はバッファされたデータバス、95は
バッファされたシステムコントロール信号、96は液晶
の表示用信号、97はビデオメモリー用アドレスバス、
98はビデオメモリー用データバス、99はビデオメモ
リーのコントロール信号である。FIG. 15 is a block diagram showing a state of electrical connection of FIG. Reference numeral 89 is a system address bus, 90 is a system data bus, 91 is a system control signal, 92 is a signal for controlling a gate of a buffer of 84 in a switch state of 83, 93 is a buffered address bus, and 94 is buffered data. Bus, 95 is a buffered system control signal, 96 is a liquid crystal display signal, 97 is a video memory address bus,
Reference numeral 98 is a video memory data bus, and 99 is a video memory control signal.
【0035】このように、表示制御回路の部分をひとつ
にまとめ、ケースに収め、外部から容易に交換できるよ
うにすることで、表示用の回路の交換が容易になる。例
えば、最初は標準のVGA(VIDEO GRAPHICS ARRAY, IB
M REGISTERED TRADE MARK)対応のLCDコントローラー
を用意しておき、後に高速タイプのVGAコントローラ
ーに置き換えるといったことも可能となる。As described above, by combining the display control circuit parts into one and putting them in a case so that they can be easily exchanged from the outside, the display circuit can be easily exchanged. For example, at first the standard VGA (VIDEO GRAPHICS ARRAY, IB
It is also possible to prepare an LCD controller compatible with M REGISTERED TRADE MARK) and later replace it with a high-speed VGA controller.
【0036】[0036]
【発明の効果】以上のように、各機能単位でケースに収
め本体の外部から交換できるような構成にしておくこと
で、機能の拡張あるいは機能の変更を行いたい時に、容
易に変更を実施できるという効果がある。As described above, by arranging each function unit in the case so that it can be exchanged from the outside of the main body, the function can be easily changed when it is desired to expand or change the function. There is an effect.
【図1】 本発明の請求項1の実施例を示した図。FIG. 1 is a diagram showing an embodiment of claim 1 of the present invention.
【図2】 本発明の請求項1のCPUコンポの内部構成
を示した図。FIG. 2 is a diagram showing an internal configuration of a CPU component according to claim 1 of the present invention.
【図3】 本発明の請求項2の実施例を示した図。FIG. 3 is a diagram showing an embodiment of claim 2 of the present invention.
【図4】 本発明の請求項2のCPUコンポの内部構成
と外形寸法を示した図。FIG. 4 is a diagram showing an internal configuration and external dimensions of a CPU component according to claim 2 of the present invention.
【図5】 本発明の請求項3の実施例を示した図。FIG. 5 is a diagram showing an embodiment of claim 3 of the present invention.
【図6】 本発明の請求項3のCPUコンポの内部構成
を上面から示した図と側面から示した図。6A and 6B are a top view and a side view of the internal configuration of the CPU component according to claim 3 of the present invention.
【図7】 本発明の請求項3のDRAMコンポの内部構
成を上面から示した図と側面から示した図。FIG. 7 is a diagram showing the internal configuration of the DRAM component according to claim 3 of the present invention from the top and the side.
【図8】 本発明の請求項1のCPUコンポの内部の電
気的接続を示したブロック図。FIG. 8 is a block diagram showing internal electrical connection of the CPU component of claim 1 of the present invention.
【図9】 本発明の請求項2のCPUコンポの内部の電
気的接続を示したブロック図。FIG. 9 is a block diagram showing electrical connection inside a CPU component of claim 2 of the present invention.
【図10】 本発明の請求項3のCPUコンポの内部の
電気的接続を示したブロック図。FIG. 10 is a block diagram showing an internal electrical connection of the CPU component of claim 3 of the present invention.
【図11】 本発明の請求項3のDRAMコンポの内部
の電気的接続を示したブロック図。FIG. 11 is a block diagram showing an internal electrical connection of the DRAM component according to claim 3 of the present invention.
【図12】 本発明の請求項4の実施例を示した図。FIG. 12 is a diagram showing an embodiment of claim 4 of the present invention.
【図13】 本発明の請求項5の実施例を示した図。FIG. 13 is a diagram showing an embodiment of claim 5 of the present invention.
【図14】 本発明の請求項5の表示制御装置の内部構
成を示した図。FIG. 14 is a diagram showing an internal configuration of a display control device according to claim 5 of the present invention.
【図15】 本発明の請求項5の表示制御装置の内部の
電気的接続を示したブロック図。FIG. 15 is a block diagram showing an internal electrical connection of the display control device according to claim 5 of the present invention.
1:CPUコンポ 2:CPUボード 3:コネクター 4:ケース 5:ボード 6:表示装置 7:FDD 8:キーボード 9:コネクター 10:CPU 80386SL 11:NPX 80387SX 12:キャッシュメモリー 13:水晶発振器 14:水晶発振器 15:メインメモリー 16:CPU 17:システムメモリー 18:コネクター 19:キャッシュメモリー 20:水晶発振器 21:水晶発振器 22:CPUコンポ 23:CPUコンポ 24:CPUボード 25:コネクター 26:本体 27:ボード 28:表示装置 29:FDD 30:キーボード 31:コネクター 32:CPUコンポ 33:メモリーコンポ 34:コネクター 35:コネクター 36:表示装置 37:コネクター 38:FDD 39:キーボード 40:ボード 41:本体 42:コネクター 43:CPUボード 44:コネクター 45:CPU 80386SL 46:NPX 80387SX 47:キャッシュメモリー 48:水晶発振器 49:水晶発振器 50:コネクター 51:コネクター 52:DRAM 53:メモリーボード 54:キャッシュデータバス 55:キャッシュアドレスバス 56:キャッシュコントロール信号 58:DRAMデータバス 59:DRAMアドレスバス 60:DRAMコントロール信号 61:LAバス 62:SAバス 63:SDバス 64:コントロール・ステイタス信号 65:CPUコンポ 66:メモリーコンポ 67:コネクター 68:コネクター 69:表示装置 70:コネクター 71:FDD 72:キーボード 73:ボード 74:本体 75:コネクター 76:CPU 77:メインメモリー 78:FDD 79:キーボード 80:表示装置 81:基板 82:コネクター 83:スイッチ 84:バッファ 85:グラフィックコントローラー 86:ビデオメモリー 87:水晶発振器 88:PLL 89:システムアドレスバス 90:システムデータバス 91:システムコントロール信号 92:ゲート制御信号 93:バッファされたアドレスバス 94:バッファされたデータバス 95:バッファされたシステムコントロール信号 96:表示用信号 97:ビデオメモリー用アドレスバス 98:ビデオメモリー用データバス 99:ビデオメモリーコントロール信号 100:表示制御装置 1: CPU component 2: CPU board 3: Connector 4: Case 5: Board 6: Display device 7: FDD 8: Keyboard 9: Connector 10: CPU 80386SL 11: NPX 80387SX 12: Cache memory 13: Crystal oscillator 14: Crystal oscillator 15: Main memory 16: CPU 17: System memory 18: Connector 19: Cache memory 20: Crystal oscillator 21: Crystal oscillator 22: CPU component 23: CPU component 24: CPU board 25: Connector 26: Main body 27: Board 28: Display Device 29: FDD 30: Keyboard 31: Connector 32: CPU component 33: Memory component 34: Connector 35: Connector 36: Display device 37: Connector 38: FDD 39: Keyboard 40: Baud 41: Main body 42: Connector 43: CPU board 44: Connector 45: CPU 80386SL 46: NPX 80387SX 47: Cache memory 48: Crystal oscillator 49: Crystal oscillator 50: Connector 51: Connector 52: DRAM 53: Memory board 54: Cache data bus 55: cache address bus 56: cache control signal 58: DRAM data bus 59: DRAM address bus 60: DRAM control signal 61: LA bus 62: SA bus 63: SD bus 64: control status signal 65: CPU component 66: memory Component 67: Connector 68: Connector 69: Display device 70: Connector 71: FDD 72: Keyboard 73: Board 74: Main body 75: Connector 76: CPU 77: Main memory 78: FDD 79: Keyboard 80: Display device 81: Substrate 82: Connector 83: Switch 84: Buffer 85: Graphic controller 86: Video memory 87: Crystal oscillator 88: PLL 89: System address bus 90 : System data bus 91: System control signal 92: Gate control signal 93: Buffered address bus 94: Buffered data bus 95: Buffered system control signal 96: Display signal 97: Video memory address bus 98: Data bus for video memory 99: Video memory control signal 100: Display control device
Claims (5)
と、該CPUのアドレス空間に接続されるメインメモリ
ー(ダイナミック RAM;DRAM,スタティック
RAM;SRAM、疑似SRAM、等半導体メモリー、
以下同様)と、2次記憶装置(フロッピーディスクドラ
イブ、ハードディスクドライブ、光磁気ディスクドライ
ブ、半導体ディスクドライブ等、以下同様)と、コンソ
ール入力装置(キーボード、ライトペン、タッチパネ
ル、デジタイザ、ペンタブレット等、以下同様)と、表
示装置(CRT表示装置、フラットパネル表示装置等、
以下同様)とで構成されるパーソナルコンピューターに
おいて、該CPUと該メインメモリーが一つのケースに
収められ、コネクターを介して本体(2次記憶装置とコ
ンソール入力装置と表示装置の集合のことを指す)に外
部から装着される事を特徴とする、パーソナルコンピュ
ーター。1. Central processing unit (hereinafter abbreviated as CPU)
And a main memory connected to the address space of the CPU (dynamic RAM; DRAM, static
RAM; SRAM, pseudo SRAM, semiconductor memory such as
Same as below), secondary storage device (floppy disk drive, hard disk drive, magneto-optical disk drive, semiconductor disk drive, etc.) and console input device (keyboard, light pen, touch panel, digitizer, pen tablet, etc.) And a display device (CRT display device, flat panel display device, etc.)
The same shall apply hereinafter), the CPU and the main memory are housed in one case, and the main body (indicates a set of a secondary storage device, a console input device, and a display device) via a connector. A personal computer characterized by being attached to the outside of the computer.
れるメインメモリーと、2次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、該CPUと該メインメモリーがPCM
CIA(PERSONAL CONPUTER MEMORY CARD INTERNATIONA
L ASSOCIATION)規格リリース2.0仕様の外形寸法に準拠
したケースに収められ、コネクターを介して本体(2次
記憶装置とコンソール入力装置と表示装置の集合のこと
を指す)に外部から装着される、請求項1記載のパーソ
ナルコンピューター。2. In a personal computer comprising a CPU, a main memory connected to the address space of the CPU, a secondary storage device, a console input device, and a display device, the CPU and the main memory are PCM.
CIA (PERSONAL CONPUTER MEMORY CARD INTERNATIONA
L ASSOCIATION) Release 2.0 specification, which is housed in a case that conforms to the external dimensions and is externally attached to the main body (which refers to a set of secondary storage device, console input device, and display device) via a connector. Item 1. A personal computer according to item 1.
れるメインメモリーと、2次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、該CPUと該メインメモリーがそれぞ
れ一つのケースに収められ、該メインメモリーがコネク
ターを介して該CPUに外部から装着され、さらに該C
PUがコネクターを介して本体(2次記憶装置とコンソ
ール入力装置と表示装置の集合のことを指す)に外部か
ら装着されることを特徴とするパーソナルコンピュータ
ー。3. A personal computer comprising a CPU, a main memory connected to the address space of the CPU, a secondary storage device, a console input device, and a display device, wherein the CPU and the main memory are respectively It is housed in one case, the main memory is externally attached to the CPU through a connector, and the C
A personal computer, wherein a PU is externally attached to a main body (which refers to a set of a secondary storage device, a console input device, and a display device) via a connector.
れるメインメモリーと、2次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、該メインメモリーがPCMCIA規格
リリース2.0仕様に準拠したメモリーカードで構成さ
れ、該CPUが該メモリーカード接続用のコネクターと
他の構成要素との接続用のコネクターを持った一つのケ
ースに収められ、該メモリーカードが該CPUにコネク
ターを介して外部から装着され、該CPUが他のコネク
ターを介して本体(2次記憶装置とコンソール入力装置
と表示装置の集合のことを指す)に外部から装着され
る、請求項3記載のパーソナルコンピューター。4. A personal computer comprising a CPU, a main memory connected to the address space of the CPU, a secondary storage device, a console input device, and a display device, wherein the main memory is PCMCIA standard release 2.0. A memory card conforming to the specifications, the CPU is housed in one case having a connector for connecting the memory card and a connector for connecting other components, and the memory card has a connector for the CPU. The personal computer according to claim 3, wherein the CPU is externally attached to the main body (which refers to a set of a secondary storage device, a console input device, and a display device) via another connector. .
れるメインメモリーと、2次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、表示制御装置が一つのケースに収めら
れ、コネクタを介して本体(CPU、メインメモリー、
2次記憶装置、コンソール入力装置で構成される)に外
部から装着されることを特徴とするパーソナルコンピュ
ーター。5. A personal computer comprising a CPU, a main memory connected to an address space of the CPU, a secondary storage device, a console input device, and a display device, and a display control device in one case. It is stored and the main body (CPU, main memory,
A personal computer which is externally attached to a secondary storage device and a console input device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239697A JPH0689131A (en) | 1992-09-08 | 1992-09-08 | Personal computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239697A JPH0689131A (en) | 1992-09-08 | 1992-09-08 | Personal computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689131A true JPH0689131A (en) | 1994-03-29 |
Family
ID=17048579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239697A Pending JPH0689131A (en) | 1992-09-08 | 1992-09-08 | Personal computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689131A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63251429A (en) * | 1987-03-13 | 1988-10-18 | シエル・インターナシヨネイル・リサーチ・マーチヤツピイ・ベー・ウイ | Method for removing palladium catalyst residues from copolymers of carbon monoxide and one or more olefinically unsaturated compounds |
| JPS63273641A (en) * | 1987-03-27 | 1988-11-10 | シエル・インターナシヨナル,リサーチ・マートスハツペイ・ベー・ヴエー | Removal of catalyst residue from olefin/co copolymer |
| EP0704813A3 (en) * | 1994-09-29 | 1996-10-16 | Toshiba Kk | Ic card information processing apparatus |
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-
1992
- 1992-09-08 JP JP4239697A patent/JPH0689131A/en active Pending
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