JPH0689131A - パーソナルコンピューター - Google Patents
パーソナルコンピューターInfo
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- JPH0689131A JPH0689131A JP4239697A JP23969792A JPH0689131A JP H0689131 A JPH0689131 A JP H0689131A JP 4239697 A JP4239697 A JP 4239697A JP 23969792 A JP23969792 A JP 23969792A JP H0689131 A JPH0689131 A JP H0689131A
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Abstract
(57)【要約】
【目的】 本発明は、将来の機能拡張が予想されるもの
に関して、予め標準の外形寸法及び標準インターフェイ
スを採用して、容易に機能拡張を図れる手段を提供する
ことを目的とする。 【構成】 本発明は、ＣＰＵと、メインメモリー、２次
記憶装置、コンソール入力装置、表示装置とで構成され
るパーソナルコンピューターにおいて、ＣＰＵ、メイン
メモリー、２次記憶装置、コンソール入力装置、表示装
置のうちいずれか、あるいはすべてがそれぞれ一つのケ
ースに収められ、コネクタを介して外部から装着される
ことを特徴とする。さらに本発明は、前記のそれぞれ一
つのケースに収められた部分が、ＰＣＭＣＩＡ規格に準
拠して構成され、コネクタを介して外部から装着される
ことを特徴とする。
に関して、予め標準の外形寸法及び標準インターフェイ
スを採用して、容易に機能拡張を図れる手段を提供する
ことを目的とする。 【構成】 本発明は、ＣＰＵと、メインメモリー、２次
記憶装置、コンソール入力装置、表示装置とで構成され
るパーソナルコンピューターにおいて、ＣＰＵ、メイン
メモリー、２次記憶装置、コンソール入力装置、表示装
置のうちいずれか、あるいはすべてがそれぞれ一つのケ
ースに収められ、コネクタを介して外部から装着される
ことを特徴とする。さらに本発明は、前記のそれぞれ一
つのケースに収められた部分が、ＰＣＭＣＩＡ規格に準
拠して構成され、コネクタを介して外部から装着される
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
ターを構成する各装置の交換を容易にする方法に関する
ものである。
ターを構成する各装置の交換を容易にする方法に関する
ものである。
【０００２】
【従来の技術】従来、パーソナルコンピューターは、Ｉ
ＢＭ社のパーソナルコンピューターＰＣ／ＡＴに見られ
るように、一つのメインボード上に、ＣＰＵ、メインメ
モリ、コンソール入力制御装置及び拡張用スロットが置
かれ、そのスロット上に表示制御装置と２次記憶制御装
置が置かれていた。また、２次記憶装置は、専用のドラ
イブベイにねじどめされていた。
ＢＭ社のパーソナルコンピューターＰＣ／ＡＴに見られ
るように、一つのメインボード上に、ＣＰＵ、メインメ
モリ、コンソール入力制御装置及び拡張用スロットが置
かれ、そのスロット上に表示制御装置と２次記憶制御装
置が置かれていた。また、２次記憶装置は、専用のドラ
イブベイにねじどめされていた。
【０００３】従って、使用者が機能の拡張を図りたい場
合、本体のケースのうわぶたをあけて、相当する部分の
ねじを外し、交換する必要があった。また近年の携帯型
パーソナルコンピューターに於いては、機能の交換を容
易にするような工夫が、メインメモリー、コプロセッサ
ー、ハードディスクドライブ等に見られるが、一つの機
種に限定された特徴であったり、他機種との互換性が図
られていなかったりと、不十分なものでしかなかった。
合、本体のケースのうわぶたをあけて、相当する部分の
ねじを外し、交換する必要があった。また近年の携帯型
パーソナルコンピューターに於いては、機能の交換を容
易にするような工夫が、メインメモリー、コプロセッサ
ー、ハードディスクドライブ等に見られるが、一つの機
種に限定された特徴であったり、他機種との互換性が図
られていなかったりと、不十分なものでしかなかった。
【０００４】つまり使用者は、本体の発売元から必要と
する拡張用のオプション装置を購入しても、その利用が
その本体にのみ限定されてしまい、次機種に使えなかっ
たり、発売元から必要なオプション装置が発売されてい
ないと、拡張できなかったりなど、制限が多かった。
する拡張用のオプション装置を購入しても、その利用が
その本体にのみ限定されてしまい、次機種に使えなかっ
たり、発売元から必要なオプション装置が発売されてい
ないと、拡張できなかったりなど、制限が多かった。
【０００５】
【発明が解決しようとする課題】そこで本発明は、将来
の機能拡張が予想されるものに関して、予め標準の外形
寸法及び標準インターフェイスを採用して、容易に機能
拡張を図れる手段を提供することを目的とする。
の機能拡張が予想されるものに関して、予め標準の外形
寸法及び標準インターフェイスを採用して、容易に機能
拡張を図れる手段を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、ＣＰＵと、Ｃ
ＰＵのアドレス空間に接続されるメインメモリーと、２
次記憶装置と、コンソール入力装置と、表示装置とで構
成されるパーソナルコンピューターにおいて、ＣＰＵ、
メインメモリー、２次記憶装置、コンソール入力装置、
表示装置のうちいずれか、あるいはすべてがそれぞれ一
つのケースに収められ、コネクタを介して外部から装着
されることを特徴とする。
ＰＵのアドレス空間に接続されるメインメモリーと、２
次記憶装置と、コンソール入力装置と、表示装置とで構
成されるパーソナルコンピューターにおいて、ＣＰＵ、
メインメモリー、２次記憶装置、コンソール入力装置、
表示装置のうちいずれか、あるいはすべてがそれぞれ一
つのケースに収められ、コネクタを介して外部から装着
されることを特徴とする。
【０００７】さらに本発明は、ＣＰＵと、ＣＰＵのアド
レス空間に接続されるメインメモリーと、２次記憶装置
と、コンソール入力装置と、表示装置とで構成されるパ
ーソナルコンピューターにおいて、ＣＰＵ、メインメモ
リー、２次記憶装置、表示装置のうちいずれか、あるい
はすべてがそれぞれ一つのケースに収められ、ＣＰＵ、
メインメモリーのうちいずれか、あるいはすべてがＰＣ
ＭＣＩＡ規格に準拠して構成され、コネクタを介して外
部から装着されることを特徴とする。
レス空間に接続されるメインメモリーと、２次記憶装置
と、コンソール入力装置と、表示装置とで構成されるパ
ーソナルコンピューターにおいて、ＣＰＵ、メインメモ
リー、２次記憶装置、表示装置のうちいずれか、あるい
はすべてがそれぞれ一つのケースに収められ、ＣＰＵ、
メインメモリーのうちいずれか、あるいはすべてがＰＣ
ＭＣＩＡ規格に準拠して構成され、コネクタを介して外
部から装着されることを特徴とする。
【０００８】
【作用】このように、機能単位で独立したケースに収
め、それぞれコネクターを介して外部から装着されるよ
うにしておけば、必要に応じて機能の拡張が容易に行え
る作用がある。さらに、それぞれの機能がＰＣＭＣＩＡ
規格に準拠していれば、第三者の用意するＰＣＭＣＩＡ
カードを装着することも可能となり、また他のＰＣＭＣ
ＩＡ規格のスロットを用意した機種と共用することも可
能となる作用もある。
め、それぞれコネクターを介して外部から装着されるよ
うにしておけば、必要に応じて機能の拡張が容易に行え
る作用がある。さらに、それぞれの機能がＰＣＭＣＩＡ
規格に準拠していれば、第三者の用意するＰＣＭＣＩＡ
カードを装着することも可能となり、また他のＰＣＭＣ
ＩＡ規格のスロットを用意した機種と共用することも可
能となる作用もある。
【０００９】
【実施例】図１は本発明の請求項１の実施例の概念を表
した図である。１は、ＣＰＵとメインメモリーをのせた
ボード２と、本体との接続用コネクター３を格納するケ
ース（これを総称してＣＰＵコンポと呼ぶ、以下同
様）。６は表示装置、４は、２次記憶装置であるフロッ
ピーディスクドライブ（以下ＦＤＤと略す）７と、コン
ソール入力装置であるキーボード８と、前記ＦＤＤの制
御装置と前記キーボードの制御装置と表示制御装置等そ
の他の構成要素をのせたボード５と、前記ＣＰＵコンポ
の接続用コネクター９を格納するケースである（以下本
体と称す）。
した図である。１は、ＣＰＵとメインメモリーをのせた
ボード２と、本体との接続用コネクター３を格納するケ
ース（これを総称してＣＰＵコンポと呼ぶ、以下同
様）。６は表示装置、４は、２次記憶装置であるフロッ
ピーディスクドライブ（以下ＦＤＤと略す）７と、コン
ソール入力装置であるキーボード８と、前記ＦＤＤの制
御装置と前記キーボードの制御装置と表示制御装置等そ
の他の構成要素をのせたボード５と、前記ＣＰＵコンポ
の接続用コネクター９を格納するケースである（以下本
体と称す）。
【００１０】図２はＣＰＵにインテル社のＣＰＵ ８０
３８６ＳＬを使ったときのＣＰＵコンポの構成を示した
ものである。２は本体との接続用コネクター３と、ＣＰ
Ｕ（８０３８６ＳＬ）１０と、数値演算コプロセッサー
（８０３８７ＳＸ）１１と、キャッシュメモリー１２
と、水晶発振器１３、１４と、メインメモリー１５を搭
載したボードである。１０のＣＰＵは、１２のキャッシ
ュメモリーを制御するバスと、１５のメインメモリーを
制御するバスと、１１のコプロセッサーを制御するバ
ス、及び本体との通信用のバスを持つ。１３の水晶発振
器は、ＣＰＵ１０とメインメモリー１５のタイミングを
つくり、１４の水晶発振器は、ＣＰＵ１０と本体との通
信のタイミングをつくる。
３８６ＳＬを使ったときのＣＰＵコンポの構成を示した
ものである。２は本体との接続用コネクター３と、ＣＰ
Ｕ（８０３８６ＳＬ）１０と、数値演算コプロセッサー
（８０３８７ＳＸ）１１と、キャッシュメモリー１２
と、水晶発振器１３、１４と、メインメモリー１５を搭
載したボードである。１０のＣＰＵは、１２のキャッシ
ュメモリーを制御するバスと、１５のメインメモリーを
制御するバスと、１１のコプロセッサーを制御するバ
ス、及び本体との通信用のバスを持つ。１３の水晶発振
器は、ＣＰＵ１０とメインメモリー１５のタイミングを
つくり、１４の水晶発振器は、ＣＰＵ１０と本体との通
信のタイミングをつくる。
【００１１】図８は、図２で示された各部品の接続を示
すブロック図である。５４はキャッシュメモリー１２と
コプロセッサー１１のデータバス、５５はキャッシュメ
モリー１２のアドレスバス、５６はキャッシュメモリー
１２のコントロール信号、５７は、コプロセッサー１１
のコントロール信号、５８はＤＲＡＭで構成されたメイ
ンメモリー１５のデータバス、５９はメインメモリー１
５のアドレスバス、６０はメインメモリー１５のコント
ロール信号、６１はＩＳＡ（INDUSTRIAL STANDARD ARCH
ITECTURE,業界標準）バスのラッチしないアドレスバス
（以下ＬＡバスと称す）、６２はＩＳＡバスのシステム
アドレスバス（以下ＳＡバスと称す）、６３はＩＳＡバ
スのシステムアドレスバス（以下ＳＤバスと称す）、６
４はＩＳＡバスのコントロール・ステイタス信号であ
る。
すブロック図である。５４はキャッシュメモリー１２と
コプロセッサー１１のデータバス、５５はキャッシュメ
モリー１２のアドレスバス、５６はキャッシュメモリー
１２のコントロール信号、５７は、コプロセッサー１１
のコントロール信号、５８はＤＲＡＭで構成されたメイ
ンメモリー１５のデータバス、５９はメインメモリー１
５のアドレスバス、６０はメインメモリー１５のコント
ロール信号、６１はＩＳＡ（INDUSTRIAL STANDARD ARCH
ITECTURE,業界標準）バスのラッチしないアドレスバス
（以下ＬＡバスと称す）、６２はＩＳＡバスのシステム
アドレスバス（以下ＳＡバスと称す）、６３はＩＳＡバ
スのシステムアドレスバス（以下ＳＤバスと称す）、６
４はＩＳＡバスのコントロール・ステイタス信号であ
る。
【００１２】表１と表２は、図１、図２の本体との接続
用のコネクター３の信号配置を示したものである。
用のコネクター３の信号配置を示したものである。
【００１３】
【表１】
【００１４】
【表２】
【００１５】ＣＰＵコンポを表１、表２の信号配置に則
って構成すれば、ＣＰＵを変更しても互換性のあるＣＰ
Ｕコンポをつくることが可能である。たとえば、インテ
ル社のＳＬアーキテクチャに基づいた新しいＣＰＵであ
る、Ｈ３Ｃ、Ｈ４Ｃ等を使えば、基本的に８０３８６Ｓ
Ｌと同じＣＰＵコンポがつくれるので、ユーザーは、新
しいＣＰＵの発売に合わせて、ＣＰＵコンポのアップグ
レードが可能となる。しかも、ＣＰＵコンポは、本体の
外部から装着可能なので、交換の手数は最小となる。
って構成すれば、ＣＰＵを変更しても互換性のあるＣＰ
Ｕコンポをつくることが可能である。たとえば、インテ
ル社のＳＬアーキテクチャに基づいた新しいＣＰＵであ
る、Ｈ３Ｃ、Ｈ４Ｃ等を使えば、基本的に８０３８６Ｓ
Ｌと同じＣＰＵコンポがつくれるので、ユーザーは、新
しいＣＰＵの発売に合わせて、ＣＰＵコンポのアップグ
レードが可能となる。しかも、ＣＰＵコンポは、本体の
外部から装着可能なので、交換の手数は最小となる。
【００１６】図３は本発明の請求項２の実施例を示した
図である。２３は、ＣＰＵとメインメモリーをのせたボ
ード２４と、本体との接続用コネクター２５を格納し、
ＰＣＭＣＩＡ規格の外形寸法に準拠したＣＰＵコンポ。
２８は表示装置、２６は、２次記憶装置であるＦＤＤ２
９と、コンソール入力装置であるキーボード３０と、前
記ＦＤＤの制御装置と前記キーボードの制御装置と表示
制御装置等その他の構成要素をのせたボード２７と、前
記ＣＰＵコンポの接続用コネクター３１を格納した本体
である。
図である。２３は、ＣＰＵとメインメモリーをのせたボ
ード２４と、本体との接続用コネクター２５を格納し、
ＰＣＭＣＩＡ規格の外形寸法に準拠したＣＰＵコンポ。
２８は表示装置、２６は、２次記憶装置であるＦＤＤ２
９と、コンソール入力装置であるキーボード３０と、前
記ＦＤＤの制御装置と前記キーボードの制御装置と表示
制御装置等その他の構成要素をのせたボード２７と、前
記ＣＰＵコンポの接続用コネクター３１を格納した本体
である。
【００１７】図４は、前記ＣＰＵコンポの外形寸法と、
内部の構成を示した図である。図で示すようにＣＰＵコ
ンポのケースを含めた厚みが３．３ｍｍしかないため、
ＣＰＵ１６と、水晶発振器２０、２１と、システムメモ
リー１７と、キャッシュメモリー１９はすべて厚み１ｍ
ｍ以下の特殊なパッケージで実装する必要がある。たと
えば、ＣＯＢ（CHIP ON BOARD）,ＴＡＢ（TAP AUTOMATE
D BONDING）等の技術を使えば、１ｍｍ以下で実装する
ことが可能である。
内部の構成を示した図である。図で示すようにＣＰＵコ
ンポのケースを含めた厚みが３．３ｍｍしかないため、
ＣＰＵ１６と、水晶発振器２０、２１と、システムメモ
リー１７と、キャッシュメモリー１９はすべて厚み１ｍ
ｍ以下の特殊なパッケージで実装する必要がある。たと
えば、ＣＯＢ（CHIP ON BOARD）,ＴＡＢ（TAP AUTOMATE
D BONDING）等の技術を使えば、１ｍｍ以下で実装する
ことが可能である。
【００１８】図９は、図４で示された各部品の接続を示
すブロック図である。５４はキャッシュメモリー１２の
データバス、５５はキャッシュメモリー１２のアドレス
バス、５６はキャッシュメモリー１２のコントロール信
号、５８はメインメモリー１５のデータバス、５９はメ
インメモリー１５のアドレスバス、６０はメインメモリ
ー１５のコントロール信号、６１はＩＳＡバスのＬＡバ
ス、６２はＩＳＡバスのＳＡバス、６３はＩＳＡバスの
ＳＤバス、６４はＩＳＡバスのコントロール・ステイタ
ス信号である。
すブロック図である。５４はキャッシュメモリー１２の
データバス、５５はキャッシュメモリー１２のアドレス
バス、５６はキャッシュメモリー１２のコントロール信
号、５８はメインメモリー１５のデータバス、５９はメ
インメモリー１５のアドレスバス、６０はメインメモリ
ー１５のコントロール信号、６１はＩＳＡバスのＬＡバ
ス、６２はＩＳＡバスのＳＡバス、６３はＩＳＡバスの
ＳＤバス、６４はＩＳＡバスのコントロール・ステイタ
ス信号である。
【００１９】この実施例の本体との接続用のコネクター
１８の信号の配置は、表１、表２のものがそのまま適用
される。
１８の信号の配置は、表１、表２のものがそのまま適用
される。
【００２０】図５は本発明の請求項３の実施例の概念を
表した図である。３２は、ＣＰＵとメインメモリー接続
用のコネクター４２と、本体との接続用コネクター３４
を格納するＣＰＵコンポ。３３はメインメモリーとＣＰ
Ｕコンポとの接続用のコネクター３５を格納するメモリ
ーコンポ。３６は表示装置。４１は、ＦＤＤ３８と、キ
ーボード３９と、前記ＦＤＤの制御装置と前記キーボー
ドの制御装置と表示制御装置等その他の構成要素をのせ
たボード４０と、前記ＣＰＵコンポの接続用コネクター
３７を格納するケースである（以下本体と称す）。
表した図である。３２は、ＣＰＵとメインメモリー接続
用のコネクター４２と、本体との接続用コネクター３４
を格納するＣＰＵコンポ。３３はメインメモリーとＣＰ
Ｕコンポとの接続用のコネクター３５を格納するメモリ
ーコンポ。３６は表示装置。４１は、ＦＤＤ３８と、キ
ーボード３９と、前記ＦＤＤの制御装置と前記キーボー
ドの制御装置と表示制御装置等その他の構成要素をのせ
たボード４０と、前記ＣＰＵコンポの接続用コネクター
３７を格納するケースである（以下本体と称す）。
【００２１】表３は、前記コネクター４２の信号配置図
を示したものである。
を示したものである。
【００２２】
【表３】
【００２３】３３のメモリーコンポは、ＣＰＵコンポ３
２に外部から装着され、ＣＰＵコンポは、本体４１に外
部から装着される。
２に外部から装着され、ＣＰＵコンポは、本体４１に外
部から装着される。
【００２４】図６はＣＰＵにインテル社のＣＰＵ ８０
３８６ＳＬを使ったときのＣＰＵコンポの構成を示した
ものである。４３は本体との接続用コネクター４４と、
ＣＰＵ（８０３８６ＳＬ）４５と、数値演算コプロセッ
サー（８０３８７ＳＸ）４６と、キャッシュメモリー４
７と、水晶発振器４８、４９と、メインメモリーをのせ
たメモリーコンポ接続用コネクター５０を搭載したボー
ドである。４５のＣＰＵは、４７のキャッシュメモリー
を制御するバスと、メモリーコンポを制御するバスと、
４６のコプロセッサーを制御するバス、及び本体との通
信用のバスを持つ。４８の水晶発振器は、ＣＰＵ４５と
メインメモリーのタイミングをつくり、４９の水晶発振
器は、ＣＰＵ４５と本体との通信のタイミングをつく
る。
３８６ＳＬを使ったときのＣＰＵコンポの構成を示した
ものである。４３は本体との接続用コネクター４４と、
ＣＰＵ（８０３８６ＳＬ）４５と、数値演算コプロセッ
サー（８０３８７ＳＸ）４６と、キャッシュメモリー４
７と、水晶発振器４８、４９と、メインメモリーをのせ
たメモリーコンポ接続用コネクター５０を搭載したボー
ドである。４５のＣＰＵは、４７のキャッシュメモリー
を制御するバスと、メモリーコンポを制御するバスと、
４６のコプロセッサーを制御するバス、及び本体との通
信用のバスを持つ。４８の水晶発振器は、ＣＰＵ４５と
メインメモリーのタイミングをつくり、４９の水晶発振
器は、ＣＰＵ４５と本体との通信のタイミングをつく
る。
【００２５】図７は前記メモリーコンポの内部構成を示
したもので、５３は、ＣＰＵコンポ４３との接続用のコ
ネクター５１と、メインメモリーを構成するＤＲＡＭ５
２をのせるボードである。
したもので、５３は、ＣＰＵコンポ４３との接続用のコ
ネクター５１と、メインメモリーを構成するＤＲＡＭ５
２をのせるボードである。
【００２６】図１０は、図６で示された各部品の接続を
示すブロック図である。５４はキャッシュメモリー４７
のデータバス、５５はキャッシュメモリー４７のアドレ
スバス、５６はキャッシュメモリー４７のコントロール
信号、５８はメモリーコンポのデータバス、５９はメモ
リーコンポのアドレスバス、６０はメモリーコンポのコ
ントロール信号、６１はＩＳＡバスのＬＡバス、６２は
ＩＳＡバスのＳＡバス、６３はＩＳＡバスのＳＤバス、
６４はＩＳＡバスのコントロール・ステイタス信号であ
る。
示すブロック図である。５４はキャッシュメモリー４７
のデータバス、５５はキャッシュメモリー４７のアドレ
スバス、５６はキャッシュメモリー４７のコントロール
信号、５８はメモリーコンポのデータバス、５９はメモ
リーコンポのアドレスバス、６０はメモリーコンポのコ
ントロール信号、６１はＩＳＡバスのＬＡバス、６２は
ＩＳＡバスのＳＡバス、６３はＩＳＡバスのＳＤバス、
６４はＩＳＡバスのコントロール・ステイタス信号であ
る。
【００２７】図１１は、図７で示された各部品の接続を
示すブロック図である。５２はメインメモリーを構成す
るＤＲＡＭ，５１はＣＰＵコンポとの接続用のコネクタ
ー、５８はＤＲＡＭのデータバス、５９はＤＲＡＭのア
ドレスバス、６０はＤＲＡＭのコントロール信号であ
る。
示すブロック図である。５２はメインメモリーを構成す
るＤＲＡＭ，５１はＣＰＵコンポとの接続用のコネクタ
ー、５８はＤＲＡＭのデータバス、５９はＤＲＡＭのア
ドレスバス、６０はＤＲＡＭのコントロール信号であ
る。
【００２８】ＣＰＵコンポを表１、表２の信号配置に則
って構成すれば、ＣＰＵを変更しても互換性のあるＣＰ
Ｕコンポをつくることが可能である。たとえば、インテ
ル社のＳＬアーキテクチャに基づいた新しいＣＰＵであ
る、Ｈ３Ｃ、Ｈ４Ｃ等を使えば、基本的に８０３８６Ｓ
Ｌと同じＣＰＵコンポがつくれるので、ユーザーは、新
しいＣＰＵの発売に合わせて、ＣＰＵコンポのアップグ
レードが可能となる。しかも、ＣＰＵコンポは、本体の
外部から装着可能なので、交換の手数は最小となる。
って構成すれば、ＣＰＵを変更しても互換性のあるＣＰ
Ｕコンポをつくることが可能である。たとえば、インテ
ル社のＳＬアーキテクチャに基づいた新しいＣＰＵであ
る、Ｈ３Ｃ、Ｈ４Ｃ等を使えば、基本的に８０３８６Ｓ
Ｌと同じＣＰＵコンポがつくれるので、ユーザーは、新
しいＣＰＵの発売に合わせて、ＣＰＵコンポのアップグ
レードが可能となる。しかも、ＣＰＵコンポは、本体の
外部から装着可能なので、交換の手数は最小となる。
【００２９】図１２は本発明の請求項４の実施例の概念
を表した図である。６５は、ＣＰＵとメインメモリー接
続用のコネクター７５と、本体との接続用コネクター６
７を格納するＣＰＵコンポ。６６はＰＣＭＣＩＡ規格
２．０に則り、メインメモリーとＣＰＵコンポとの接続
用のコネクター６８を格納するメモリーコンポ。６９は
表示装置。７４は、ＦＤＤ７１と、キーボード７２と、
前記ＦＤＤの制御装置と前記キーボードの制御装置と表
示制御装置等その他の構成要素をのせたボード７３と、
前記ＣＰＵコンポの接続用コネクター７０を格納するケ
ースである（以下本体と称す）。
を表した図である。６５は、ＣＰＵとメインメモリー接
続用のコネクター７５と、本体との接続用コネクター６
７を格納するＣＰＵコンポ。６６はＰＣＭＣＩＡ規格
２．０に則り、メインメモリーとＣＰＵコンポとの接続
用のコネクター６８を格納するメモリーコンポ。６９は
表示装置。７４は、ＦＤＤ７１と、キーボード７２と、
前記ＦＤＤの制御装置と前記キーボードの制御装置と表
示制御装置等その他の構成要素をのせたボード７３と、
前記ＣＰＵコンポの接続用コネクター７０を格納するケ
ースである（以下本体と称す）。
【００３０】６６のメモリーコンポは、ＣＰＵコンポ６
５に外部から装着され、ＣＰＵコンポは、本体７４に外
部から装着される。表４は、図１２のＣＰＵコンポ６５
とメモリーコンポ６６の接続用コネクター６８の信号配
置図を示したものである。
５に外部から装着され、ＣＰＵコンポは、本体７４に外
部から装着される。表４は、図１２のＣＰＵコンポ６５
とメモリーコンポ６６の接続用コネクター６８の信号配
置図を示したものである。
【００３１】
【表４】
【００３２】図１３は、請求項５の実施例を示したもの
である。ＣＰＵ７６と、メインメモリー７７と、２次記
憶装置（ＦＤＤ）７８と、キーボード７９と、表示装置
８０とから構成されるパーソナルコンピューターに、ケ
ースに収められた表示制御装置１００が、本体の外部か
ら装着される様子を示している。
である。ＣＰＵ７６と、メインメモリー７７と、２次記
憶装置（ＦＤＤ）７８と、キーボード７９と、表示装置
８０とから構成されるパーソナルコンピューターに、ケ
ースに収められた表示制御装置１００が、本体の外部か
ら装着される様子を示している。
【００３３】図１４は、前記表示制御装置７８の内部構
成を示したもので、８１は電子部品をのせる基板（ＰＣ
Ｂ）、８２は本体との接続用のコネクター、８３は該表
示制御装置７８が本体と接続されているかどうかを判断
するスイッチで、８４のバッファのＧ（ゲート）を制御
する。８５は液晶用グラフィックコントローラー、８６
はビデオメモリー、８７は水晶発振器、８８は表示のモ
ードに合った周波数を作るＰＬＬ（PHASE LOCKED LOOP)
である。
成を示したもので、８１は電子部品をのせる基板（ＰＣ
Ｂ）、８２は本体との接続用のコネクター、８３は該表
示制御装置７８が本体と接続されているかどうかを判断
するスイッチで、８４のバッファのＧ（ゲート）を制御
する。８５は液晶用グラフィックコントローラー、８６
はビデオメモリー、８７は水晶発振器、８８は表示のモ
ードに合った周波数を作るＰＬＬ（PHASE LOCKED LOOP)
である。
【００３４】図１５は、図１４の電気的な接続の様子を
示したブロック図である。８９はシステムアドレスバ
ス、９０はシステムデータバス、９１はシステムコント
ロール信号、９２は８３のスイッチの状態で８４のバッ
ファのゲートを制御する信号、９３はバッファされたア
ドレスバス、９４はバッファされたデータバス、９５は
バッファされたシステムコントロール信号、９６は液晶
の表示用信号、９７はビデオメモリー用アドレスバス、
９８はビデオメモリー用データバス、９９はビデオメモ
リーのコントロール信号である。
示したブロック図である。８９はシステムアドレスバ
ス、９０はシステムデータバス、９１はシステムコント
ロール信号、９２は８３のスイッチの状態で８４のバッ
ファのゲートを制御する信号、９３はバッファされたア
ドレスバス、９４はバッファされたデータバス、９５は
バッファされたシステムコントロール信号、９６は液晶
の表示用信号、９７はビデオメモリー用アドレスバス、
９８はビデオメモリー用データバス、９９はビデオメモ
リーのコントロール信号である。
【００３５】このように、表示制御回路の部分をひとつ
にまとめ、ケースに収め、外部から容易に交換できるよ
うにすることで、表示用の回路の交換が容易になる。例
えば、最初は標準のＶＧＡ（VIDEO GRAPHICS ARRAY, IB
M REGISTERED TRADE MARK)対応のＬＣＤコントローラー
を用意しておき、後に高速タイプのＶＧＡコントローラ
ーに置き換えるといったことも可能となる。
にまとめ、ケースに収め、外部から容易に交換できるよ
うにすることで、表示用の回路の交換が容易になる。例
えば、最初は標準のＶＧＡ（VIDEO GRAPHICS ARRAY, IB
M REGISTERED TRADE MARK)対応のＬＣＤコントローラー
を用意しておき、後に高速タイプのＶＧＡコントローラ
ーに置き換えるといったことも可能となる。
【００３６】
【発明の効果】以上のように、各機能単位でケースに収
め本体の外部から交換できるような構成にしておくこと
で、機能の拡張あるいは機能の変更を行いたい時に、容
易に変更を実施できるという効果がある。
め本体の外部から交換できるような構成にしておくこと
で、機能の拡張あるいは機能の変更を行いたい時に、容
易に変更を実施できるという効果がある。
【図１】 本発明の請求項１の実施例を示した図。
【図２】 本発明の請求項１のＣＰＵコンポの内部構成
を示した図。
を示した図。
【図３】 本発明の請求項２の実施例を示した図。
【図４】 本発明の請求項２のＣＰＵコンポの内部構成
と外形寸法を示した図。
と外形寸法を示した図。
【図５】 本発明の請求項３の実施例を示した図。
【図６】 本発明の請求項３のＣＰＵコンポの内部構成
を上面から示した図と側面から示した図。
を上面から示した図と側面から示した図。
【図７】 本発明の請求項３のＤＲＡＭコンポの内部構
成を上面から示した図と側面から示した図。
成を上面から示した図と側面から示した図。
【図８】 本発明の請求項１のＣＰＵコンポの内部の電
気的接続を示したブロック図。
気的接続を示したブロック図。
【図９】 本発明の請求項２のＣＰＵコンポの内部の電
気的接続を示したブロック図。
気的接続を示したブロック図。
【図１０】 本発明の請求項３のＣＰＵコンポの内部の
電気的接続を示したブロック図。
電気的接続を示したブロック図。
【図１１】 本発明の請求項３のＤＲＡＭコンポの内部
の電気的接続を示したブロック図。
の電気的接続を示したブロック図。
【図１２】 本発明の請求項４の実施例を示した図。
【図１３】 本発明の請求項５の実施例を示した図。
【図１４】 本発明の請求項５の表示制御装置の内部構
成を示した図。
成を示した図。
【図１５】 本発明の請求項５の表示制御装置の内部の
電気的接続を示したブロック図。
電気的接続を示したブロック図。
１：ＣＰＵコンポ ２：ＣＰＵボード ３：コネクター ４：ケース ５：ボード ６：表示装置 ７：ＦＤＤ ８：キーボード ９：コネクター １０：ＣＰＵ ８０３８６ＳＬ １１：ＮＰＸ ８０３８７ＳＸ １２：キャッシュメモリー １３：水晶発振器 １４：水晶発振器 １５：メインメモリー １６：ＣＰＵ １７：システムメモリー １８：コネクター １９：キャッシュメモリー ２０：水晶発振器 ２１：水晶発振器 ２２：ＣＰＵコンポ ２３：ＣＰＵコンポ ２４：ＣＰＵボード ２５：コネクター ２６：本体 ２７：ボード ２８：表示装置 ２９：ＦＤＤ ３０：キーボード ３１：コネクター ３２：ＣＰＵコンポ ３３：メモリーコンポ ３４：コネクター ３５：コネクター ３６：表示装置 ３７：コネクター ３８：ＦＤＤ ３９：キーボード ４０：ボード ４１：本体 ４２：コネクター ４３：ＣＰＵボード ４４：コネクター ４５：ＣＰＵ ８０３８６ＳＬ ４６：ＮＰＸ ８０３８７ＳＸ ４７：キャッシュメモリー ４８：水晶発振器 ４９：水晶発振器 ５０：コネクター ５１：コネクター ５２：ＤＲＡＭ ５３：メモリーボード ５４：キャッシュデータバス ５５：キャッシュアドレスバス ５６：キャッシュコントロール信号 ５８：ＤＲＡＭデータバス ５９：ＤＲＡＭアドレスバス ６０：ＤＲＡＭコントロール信号 ６１：ＬＡバス ６２：ＳＡバス ６３：ＳＤバス ６４：コントロール・ステイタス信号 ６５：ＣＰＵコンポ ６６：メモリーコンポ ６７：コネクター ６８：コネクター ６９：表示装置 ７０：コネクター ７１：ＦＤＤ ７２：キーボード ７３：ボード ７４：本体 ７５：コネクター ７６：ＣＰＵ ７７：メインメモリー ７８：ＦＤＤ ７９：キーボード ８０：表示装置 ８１：基板 ８２：コネクター ８３：スイッチ ８４：バッファ ８５：グラフィックコントローラー ８６：ビデオメモリー ８７：水晶発振器 ８８：ＰＬＬ ８９：システムアドレスバス ９０：システムデータバス ９１：システムコントロール信号 ９２：ゲート制御信号 ９３：バッファされたアドレスバス ９４：バッファされたデータバス ９５：バッファされたシステムコントロール信号 ９６：表示用信号 ９７：ビデオメモリー用アドレスバス ９８：ビデオメモリー用データバス ９９：ビデオメモリーコントロール信号 １００：表示制御装置
Claims (5)
- 【請求項１】中央演算処理装置（以下ＣＰＵと略す）
と、該ＣＰＵのアドレス空間に接続されるメインメモリ
ー（ダイナミック ＲＡＭ；ＤＲＡＭ，スタティック
ＲＡＭ；ＳＲＡＭ、疑似ＳＲＡＭ、等半導体メモリー、
以下同様）と、２次記憶装置（フロッピーディスクドラ
イブ、ハードディスクドライブ、光磁気ディスクドライ
ブ、半導体ディスクドライブ等、以下同様）と、コンソ
ール入力装置（キーボード、ライトペン、タッチパネ
ル、デジタイザ、ペンタブレット等、以下同様）と、表
示装置（ＣＲＴ表示装置、フラットパネル表示装置等、
以下同様）とで構成されるパーソナルコンピューターに
おいて、該ＣＰＵと該メインメモリーが一つのケースに
収められ、コネクターを介して本体（２次記憶装置とコ
ンソール入力装置と表示装置の集合のことを指す）に外
部から装着される事を特徴とする、パーソナルコンピュ
ーター。 - 【請求項２】ＣＰＵと、ＣＰＵのアドレス空間に接続さ
れるメインメモリーと、２次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、該ＣＰＵと該メインメモリーがＰＣＭ
ＣＩＡ（PERSONAL CONPUTER MEMORY CARD INTERNATIONA
L ASSOCIATION)規格リリース2.0仕様の外形寸法に準拠
したケースに収められ、コネクターを介して本体（２次
記憶装置とコンソール入力装置と表示装置の集合のこと
を指す）に外部から装着される、請求項１記載のパーソ
ナルコンピューター。 - 【請求項３】ＣＰＵと、ＣＰＵのアドレス空間に接続さ
れるメインメモリーと、２次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、該ＣＰＵと該メインメモリーがそれぞ
れ一つのケースに収められ、該メインメモリーがコネク
ターを介して該ＣＰＵに外部から装着され、さらに該Ｃ
ＰＵがコネクターを介して本体（２次記憶装置とコンソ
ール入力装置と表示装置の集合のことを指す）に外部か
ら装着されることを特徴とするパーソナルコンピュータ
ー。 - 【請求項４】ＣＰＵと、ＣＰＵのアドレス空間に接続さ
れるメインメモリーと、２次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、該メインメモリーがＰＣＭＣＩＡ規格
リリース2.0仕様に準拠したメモリーカードで構成さ
れ、該ＣＰＵが該メモリーカード接続用のコネクターと
他の構成要素との接続用のコネクターを持った一つのケ
ースに収められ、該メモリーカードが該ＣＰＵにコネク
ターを介して外部から装着され、該ＣＰＵが他のコネク
ターを介して本体（２次記憶装置とコンソール入力装置
と表示装置の集合のことを指す）に外部から装着され
る、請求項３記載のパーソナルコンピューター。 - 【請求項５】ＣＰＵと、ＣＰＵのアドレス空間に接続さ
れるメインメモリーと、２次記憶装置と、コンソール入
力装置と、表示装置とで構成されるパーソナルコンピュ
ーターにおいて、表示制御装置が一つのケースに収めら
れ、コネクタを介して本体（ＣＰＵ、メインメモリー、
２次記憶装置、コンソール入力装置で構成される）に外
部から装着されることを特徴とするパーソナルコンピュ
ーター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239697A JPH0689131A (ja) | 1992-09-08 | 1992-09-08 | パーソナルコンピューター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239697A JPH0689131A (ja) | 1992-09-08 | 1992-09-08 | パーソナルコンピューター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689131A true JPH0689131A (ja) | 1994-03-29 |
Family
ID=17048579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239697A Pending JPH0689131A (ja) | 1992-09-08 | 1992-09-08 | パーソナルコンピューター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689131A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63251429A (ja) * | 1987-03-13 | 1988-10-18 | シエル・インターナシヨネイル・リサーチ・マーチヤツピイ・ベー・ウイ | 一酸化炭素と１種又はそれ以上のオレフイン不飽和化合物とのコポリマーからパラジウム触媒残存物を除去する方法 |
| JPS63273641A (ja) * | 1987-03-27 | 1988-11-10 | シエル・インターナシヨナル，リサーチ・マートスハツペイ・ベー・ヴエー | オレフィン／ｃｏコポリマーからの触媒残留物の除去 |
| EP0704813A3 (en) * | 1994-09-29 | 1996-10-16 | Toshiba Kk | Information processing device for an IC card |
| US6839229B2 (en) | 2001-09-07 | 2005-01-04 | Fujitsu Limited | Information processing device and external unit |
| WO2019106736A1 (ja) * | 2017-11-29 | 2019-06-06 | 株式会社日立製作所 | 記憶ドライブおよびストレージシステム |
-
1992
- 1992-09-08 JP JP4239697A patent/JPH0689131A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63251429A (ja) * | 1987-03-13 | 1988-10-18 | シエル・インターナシヨネイル・リサーチ・マーチヤツピイ・ベー・ウイ | 一酸化炭素と１種又はそれ以上のオレフイン不飽和化合物とのコポリマーからパラジウム触媒残存物を除去する方法 |
| JPS63273641A (ja) * | 1987-03-27 | 1988-11-10 | シエル・インターナシヨナル，リサーチ・マートスハツペイ・ベー・ヴエー | オレフィン／ｃｏコポリマーからの触媒残留物の除去 |
| EP0704813A3 (en) * | 1994-09-29 | 1996-10-16 | Toshiba Kk | Information processing device for an IC card |
| US5674080A (en) * | 1994-09-29 | 1997-10-07 | Kabushiki Kaisha Toshiba | IC card information processing apparatus |
| US6839229B2 (en) | 2001-09-07 | 2005-01-04 | Fujitsu Limited | Information processing device and external unit |
| WO2019106736A1 (ja) * | 2017-11-29 | 2019-06-06 | 株式会社日立製作所 | 記憶ドライブおよびストレージシステム |
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