JPH0690000A - 過電流保護回路と半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 過電流が流れる度に交換する必要がなく、負
荷に直列に接続できるＮ型・Ｐ型接合形電界効果半導体
による直流形と交流形の過電流保護回路と半導体装置。 【構成】 Ｎ型接合形電界効果半導体における電位差
が、Ｐ型接合形電界効果半導体のゲート電圧になり、Ｐ
型接合形電界効果半導体における電位差が、Ｎ型接合形
電界効果半導体のゲート電圧になるように組み合わせる
ことにより、過電流が流れた時に、Ｎ型とＰ型の接合形
電界効果半導体が互いに作用し合って過電流を遮断す
る。

Description

【発明の詳細な説明】 【１】産業上の利用分野 本発明は、負荷である回路を過電流から保護する過電流
保護回路とその半導体装置の製造方法に関するものであ
る。 【２】従来の技術 負荷に直列に接続して過電流から負荷を保護する装置と
して、ヒューズやブレーカー、また、トランジスターや
サイリスター等の保護回路が使用されている。ヒューズ
は、過電流が流れると溶断するため、その度に、交換し
なければならない。ブレーカーは、遮断速度が遅いため
に、速動性を必要とする回路には使用できない。トラン
ジスターやサイリスターの保護回路は、負荷に直列に接
続するだけでなく、この保護回路を動かす別電源が必要
である。このために、この保護回路は、ヒューズやブレ
ーカーのように、必要なところに簡単に、負荷に直列に
接続して使用することができない。 【３】発明の目的 本発明は、必要なところに簡単に負荷に直列に接続する
ことができ、過電流が流れるたびに交換する必要がな
く、そして、別電源を必要としない、接合形電界効果半
導体による直流形過電流保護回路と直流形過電流保護半
導体装置、そして、交流形過電流保護回路と交流形過電
流保護半導体装置の製造方法を提供することを目的とす
る。 【４】発明の概要 本発明は、Ｎ型・Ｐ型の接合形電界効果半導体を組み合
わせて、Ｎ型接合形電界効果半導体とＰ型接合形電界効
果半導体が互いに作用し合うことによって、過電流を遮
断し、外部から強い電界や強い磁界がかかっても正確に
過電流を遮断することができる直流形過電流保護回路
と、その過電流保護回路を１つのシリコン基板上にまと
めて形成した直流形過電流保護半導体装置の製造方法
と、２個の直流形過電流保護回路を逆向き直列に接続し
た交流形過電流保護回路と、２個の直流形過電流保護半
導体装置を１個の外囲器（パッケージ）の別々のリード
にマウントして逆向き直列に接続する方法により形成し
た交流形過電流保護半導体装置を提供するものである。 【５】発明の実施例 本発明を実施例により、詳細に説明する。第１図は直流
形過電流保護回路を示し、第２図は直流形過電流保護半
導体装置の断面図を示す。最初に直流形過電流保護回路
を第１図により説明する。Ｎ型接合形電界効果半導体
（以下Ｎ型ＦＥＴと略す。）１のソースとＰ型接合形電
界効果半導体（以下Ｐ型ＦＥＴと略す）２のソースとを
接続し、Ｎ型ＦＥＴ１のドレインとＮ型ＦＥＴ３のソー
スとを接続する。また、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２の
ピンチオフ電圧とコンダクタンスは、絶対値において、
ほぼ同じ程度の大きさの特性であり、Ｎ型ＦＥＴ３のピ
ンチオフ電圧とコンダクタンスは、絶対値において、Ｎ
型ＦＥＴ１とＰ型ＦＥＴ２のピンチオフ電圧とコンダク
タンスより大きい特性である。そして、Ｎ型ＦＥＴ３の
ゲートはＮ型ＦＥＴ１のゲートと接続し、Ｎ型ＦＥＴ１
のゲートはＰ型ＦＥＴ４のソースに接続し、Ｐ型ＦＥＴ
４のドレインは抵抗５を通じて、Ｐ型ＦＥＴ４のゲート
は抵抗６を通じてＰ型ＦＥＴ２のドレインに接続する。
そして、また、Ｎ型ＦＥＴ１のゲートはコンデンサー１
０と抵抗１１を通じてＰ型ＦＥＴ２のドレインに接続す
る。Ｐ型ＦＥＴ２のゲートは抵抗８を通じてＰ型ＦＥＴ
７のドレインに、抵抗９を通じてＰ型ＦＥＴ７のゲート
に接続し、Ｐ型ＦＥＴ７のソースはＮ型ＦＥＴ１のドレ
インに接続する。そして、第１図はＮ型ＦＥＴ３のドレ
インをプラス側の端子Ａとし、Ｐ型ＦＥＴ２のドレイン
をマイナス側の端子Ｂとした直流形過電流保護回路であ
る。この接続により、端子Ａにプラス、端子Ｂにマイナ
スの電圧Ｖ_ＡＢがかかる時、Ｐ型ＦＥＴ２における電位
差は、Ｎ型ＦＥＴ１，３のゲート電圧になり、Ｎ型ＦＥ
Ｔ１における電位差は、Ｐ型ＦＥＴ２のゲート電圧にな
る。このために、端子ＡＢ間に電圧Ｖ_ＡＢがかかり、電
流Ｉ_ＡＢが流れてＰ型ＦＥＴ２における電位差が大きく
なると、Ｎ型ＦＥＴ１，３のゲート電圧が大きくなり、
同様に、Ｎ型ＦＥＴ１における電位差が大きくなると、
Ｐ型ＦＥＴ２のゲート電圧が大きくなる。電圧Ｖ_ＡＢが
大きくなると、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２のゲート電
圧が、ある程度の大きさになるまでは、電流Ｉ_ＡＢは大
きくなるが、電圧Ｖ_ＡＢがさらに大きくなって、Ｎ型Ｆ
ＥＴ１とＰ型ＦＥＴ２のゲート電圧がある程度の大きさ
に近づくと、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２は電流Ｉ_ＡＢ
が大きくなるのを抑る。電圧Ｖ_ＡＢがもっと大きくなる
と、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２のゲート電圧が大きく
なって、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２は電流Ｉ_ＡＢを減
らすようになり、そして、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２
のゲート電圧がそれぞれのピンチオフ電圧に達して、電
流Ｉ_ＡＢを遮断する。このように、電流Ｉ_ＡＢはある値
の大きさまでは流れるが、ある値以上の大きな異常電流
が流れると、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２のそれぞれに
おける電位差が大きくなり、それによりＮ型ＦＥＴ１と
Ｐ型ＦＥＴ２のゲート電圧が大きくなり、そして、ゲー
ト電圧が大きくなると、また、電位差が大きくなり、ま
た、ゲート電圧が大きくなることを、Ｎ型ＦＥＴ１とＰ
型ＦＥＴ２は互いに作用し合って繰り返し、そして、異
常電流を遮断する。これにより、この直流形過電流保護
回路は異常電流を遮断し、過電流保護のはたらきをす
る。この遮断の静特性を第３図に示す。そして、Ｎ型Ｆ
ＥＴ１とＰ型ＦＥＴ２が異常電流を遮断すると、電源電
圧がＮ型ＦＥＴ１とＰ型ＦＥＴ２にかかってくるが、Ｎ
型ＦＥＴ３のピンチオフ電圧より大きい電源電圧がかか
ると、Ｎ型ＦＥＴ３のゲート電圧がＮ型ＦＥＴ３のピン
チオフ電圧より大きくなってＮ型ＦＥＴ３が遮断し、Ｎ
型ＦＥＴ３のピンチオフ電圧より大きい電源電圧の部分
はＮ型ＦＥＴ３にかかり、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２
には、大きな電源電圧はかからない。Ｎ型ＦＥＴ１，３
のゲートは、Ｐ型ＦＥＴ４のソースに接続され、Ｐ型Ｆ
ＥＴ４のドレインは抵抗５を通じて、ゲートは抵抗６を
通じて、Ｐ型ＦＥＴ２のドレインに接続されている。通
常、Ｐ型ＦＥＴのゲートは、ソース側（プラス側）に接
続するが、このＰ型ＦＥＴ４のゲートは、抵抗６を通じ
てドレイン側（マイナス側）に接続しているので、Ｐ型
ＦＥＴ４の内部抵抗は通常より小さくなり、そして、Ｎ
型ＦＥＴ１，３のゲート電流あるＰ型ＦＥＴ４のソース
を流れる電流の１部は、Ｐ型ＦＥＴ４のゲートの順方向
のＰＮ接合を通って流すことができるため、Ｎ型ＦＥＴ
１，３のゲートからＰ型ＦＥＴ２のドレインに向かって
見た場合は、Ｐ型ＦＥＴ４は抵抗値の小さい抵抗のよう
になり、逆に、Ｐ型ＦＥＴ２のドレインからＮ型ＦＥＴ
１，３に向かって見た場合は、抵抗値の大変大きい抵抗
のようになる。また、同様に、Ｐ型ＦＥＴ２のゲート
は、抵抗８を通じてＰ型ＦＥＴ７のドレインに、抵抗９
を通じてＰ型ＦＥＴ７のゲートに接続され、Ｐ型ＦＥＴ
７のソースはＮ型ＦＥＴ１のドレインに接続されている
ので、Ｐ型ＦＥＴ７の内部抵抗は通常より小さくなり、
そして、Ｐ型ＦＥＴ２のゲート電流であるＰ型ＦＥＴ７
のソースを流れる電流の１部は、Ｐ型ＦＥＴ７のゲート
の順方向のＰＮ接合を通って流すことができるため、Ｎ
型ＦＥＴ１のドレインからＰ型ＦＥＴ２のゲートに向か
って見た場合は、Ｐ型ＦＥＴ７は抵抗値の小さい抵抗の
ようになり、逆に、Ｐ型ＦＥＴ２のゲートからＮ型ＦＥ
Ｔ１のドレインに向かって見た場合、抵抗値の大変大き
な抵抗のようになる。このために、大きな異常電流が流
れた時は速く遮断でき、そして、異常電流を遮断した時
にかかったＮ型ＦＥＴ１，３とＰ型ＦＥＴ２のそれぞれ
のゲート電圧は、高抵抗状態のＰ型ＦＥＴ４とＰ型ＦＥ
Ｔ７に阻まれて、なかなか放電されず、長く保持される
ため、長周期のパルス状の異常電流に対しても、遮断後
の周期ごとに尖頭状の異常電流が流れることなく、完全
に遮断することができる。また、過電流保護回路には、
保護する負荷回路に許容される範囲の短時間の異常電流
は流すことができる遅延時間、遮断特性が必要であるた
めに、Ｎ型ＦＥＴ１，３のゲートに接続するＰ型ＦＥＴ
４の内部抵抗と抵抗６，５の抵抗値を極端に小さくする
ことはできない。そのために、大きな異常電流が流れた
時、Ｎ型ＦＥＴ３のゲート電圧がＰ型ＦＥＴ２のドレイ
ンの電圧になって、Ｎ型ＦＥＴ３が遮断するまでの間、
Ｐ型ＦＥＴ２に大きな電圧がかかるが、Ｎ型ＦＥＴ１，
３のゲートはコンデンサー１０と抵抗１１を通じてＰ型
ＦＥＴ２のドレインに接続されているので、大きな異常
電流が流れても、Ｎ型ＦＥＴ３のゲート電圧はＰ型ＦＥ
Ｔ２のドレインの電圧に近い電圧に保持されるため、Ｐ
型ＦＥＴ２に大きな電圧がかかるのを防いで、必要な遅
延時間、遮断特性を出すことができる。次に、第１図の
直流形過電流保護回路を、１つのシリコン基板上にまと
めた直流形過電流保護半導体装置の製造方法を第２図に
より説明する。第２図は直流形過電流保護半導体装置の
断面図である。Ｎ⁻型シリコン基板３１（１０^１４ｃｍ
^−３）の表面に熱拡散法を用いてＰ型領域３２，３３，
３４，３５，７１，７２（１０^１５〜１０^１６ｃ
ｍ^−３）を形成し、続いて、熱拡散法を用いて、Ｐ型領
域３２，３３，３４，３５にＮ^＋型領域４０，４１，４
２，４３（１０^１７〜１０^１８ｃｍ^−３）を形成し、Ｎ
⁻型シリコン基板３１の裏面にＮ^＋型領域４４（１０
^１７〜１０^１８ｃｍ^−３）を形成する。次に、熱拡散法
を用いて、Ｎ⁻型シリコン基板３１の表面にＰ^＋型領域
３６，３７，３８，３９（１０^１７〜１０^１８ｃ
ｍ^−３）を形成する。次に、エピタキシャル成長法を用
いて、Ｐ^＋型領域３６，３７の上にＮ⁻型エピタキシャ
ル層４６（１０^１５ｃｍ^−３）を、Ｎ^＋型領域４２の上
にＮ⁻型エピタキシャル層４５（１０^１５ｃｍ^−３）
を、Ｎ^＋型領域４０の上にＮ⁻型エピタキシャル層４７
（１０^１５ｃｍ^−３）を、Ｎ^＋型領域４１の上にＮ⁻型
エピタキシャル層４８（１０^１５ｃｍ^−３）を、Ｎ^＋型
領域４３の上にＮ⁻型エピタキシャル層４９（１０^１５
ｃｍ^−３）を形成する。そして、イオン注入法を用い
て、Ｎ型不純物をＮ⁻型エピタキシャル層４６に注入し
て、Ｎ型エピタキシャル層４６（１０^１５〜１０^１６ｃ
ｍ^−３）を、Ｐ型不純物をＮ⁻型エピタキシャル層４
７，４８，４９に注入して、Ｐ型エピタキシャル層４
７，４８，４９（１０^１５〜１０^１６ｃｍ^−３）を形成
する。続いて、熱酸化法を用いて、Ｎ⁻型エピタキシャ
ル層４５の表面に必要な厚さの酸化膜ＳｉＯ_２５０を形
成する。この熱酸化を行う時、エピタキシャル層の加熱
処理も兼ねて行う。次に、電界効果半導体、抵抗、コン
デンサーのそれぞれの電極となる領域を、ポリシリコン
を用いて形成する。Ｎ⁻型エピタキシャル層４６の上
に、Ｎ^＋型ポリシリコン領域６０，６１，６２（１０
^１８〜１０^１９ｃｍ^−３）を形成し、酸化膜ＳｉＯ_２５
０の上にポリシリコン層５６を形成し、Ｐ型エピタキシ
ャル層４７の上にＰ^＋型ポリシリコン領域５１，５２
（１０^１８〜１０^１９ｃｍ^−３）を、Ｐ型エピタキシャ
ル層４８の上にＰ^＋型ポリシリコン領域５３，５４，５
５（１０^１８〜１０^１９ｃｍ^−３）を、Ｐ型エピタキシ
ャル層４９の上にＰ^＋型ポリシリコン領域５７，５８，
５９（１０^１８〜１０^１９ｃｍ^−３）を形成する。第２
図の半導体装置の各部分のはたらきを、第１図の直流形
過電流保護回路との関係において説明する。Ｐ^＋型領域
３６，３７は、Ｐ^＋型領域３６，３７をゲートとし、Ｐ
^＋型領域３６とＰ^＋型領域３７の間をチャンネルとし
て、Ｎ⁻型シリコン基板３１をドレイン、Ｎ^＋型ポリシ
リコン領域６１をソースとする第１図のＮ型ＦＥＴ３に
あたるＮ型ＦＥＴを形成し、その上にＰ^＋型領域３６，
３７を下部ゲートとし、Ｎ⁻型エピタキシャル層４６を
チャンネルとして、Ｎ^＋型ポリシリコン領域６１をドレ
イン、Ｎ^＋型ポリシリコン領域６０，６２をソースとす
る第１図のＮ型ＦＥＴ１にあたるＮ型ＦＥＴを形成す
る。そして、Ｐ^＋型領域３８，３９は、Ｐ^＋型領域３
６，３７のガードリングである。Ｐ型領域３５は、Ｎ^＋
型領域４３を下部ゲートとし、Ｐ型エピタキシャル層４
９をチャンネルとして、Ｐ^＋型ポリシリコン領域５８を
ドレイン、Ｐ^＋型ポリシリコン領域５７，５９をソース
とする第１図のＰ型ＦＥＴ２にあたるＰ型ＦＥＴを形成
する。Ｐ型領域３４は、Ｎ^＋型領域４２を下部電極と
し、酸化膜ＳｉＯ_２５０を挟んで、ポリシリコン層５６
を上部電極とする第１図のコンデンサー１０にあたるコ
ンデンサーを形成する。Ｐ型領域３３は、Ｎ^＋型領域４
１を下部ゲートとし、Ｐ型エピタキシャル層４８をチャ
ンネルとして、Ｐ^＋型ポリシリコン領域５４をドレイ
ン、Ｐ^＋型ポリシリコン領域５３，５５をソースとする
第１図のＰ型ＦＥＴ４にあたるＰ型ＦＥＴを形成する。
同様の方法で、Ｐ型ＦＥＴ７にあたるＰ型ＦＥＴを別に
形成する。Ｐ型領域３２は、Ｐ型エピタキシャル層４７
を抵抗部とし、Ｐ^＋型ポリシリコン領域５１，５２を両
端の電極とする第１図の抵抗５にあたる抵抗を形成す
る。同様の方法で、抵抗６，８，９，１１のそれぞれに
あたる抵抗を別々に形成する。Ｐ型領域７１，７２は、
Ｐ型領域３２，３３，３４，３５のガードリングであ
る。Ｎ⁻型シリコン基板３１の裏面のＮ^＋型領域４４は
第１図のプラス側端子Ａにあたり、Ｐ型領域３５に形成
したＰ型ＦＥＴのドレインであるＰ^＋型ポリシリコン領
域５８は、第１図のマイナス側端子Ｂにあたる。第２図
の半導体装置の断面図には、Ｎ型ＦＥＴの下部ゲートの
Ｐ^＋型領域３６，３７、Ｐ型ＦＥＴの下部ゲートのＮ^＋
型領域４１，４３、コンデンサーの下部電極のＮ^＋型領
域４２のそれぞれが外部と接続するための電極部が示さ
れていないが、実際には、これらの各領域は外部と接続
するための電極部を設けている。最終工程において、第
１図の直流形過電流保護回路の配線どおりに、半導体装
置の上に形成したＮ型ＦＥＴ、Ｐ型ＦＥＴ、コンデンサ
ー、抵抗のそれぞれの素子をアルミニウム配線で結ぶ。
次に、交流形過電流保護回路を第４図により説明する。
第４図は、１部変更した第１図の直流形過電流保護回路
を２個、逆向き直列に接続した交流形過電流保護回路で
ある。第４図の破線の枠の中が第１図の直流形過電流保
護回路にあたるところである。破線の枠の中の直流形過
電流保護回路は、第１図の直流形過電流保護回路とほと
んど同じであるので、変更したところを説明する。第１
図では、Ｎ型ＦＥＴ３のゲートはＮ型ＦＥＴ１のゲート
と接続し、Ｎ型ＦＥＴ１のゲートはＰ型ＦＥＴ４のソー
スに接続し、Ｐ型ＦＥＴ４のドレインは抵抗５を通じ
て、Ｐ型ＦＥＴ４のゲートは抵抗６を通じてＰ型ＦＥＴ
２のドレインに接続し、また、Ｎ型ＦＥＴ１のゲートは
コンデンサー１０と抵抗１１を通じてＰ型ＦＥＴ２のド
レインに接続しているが、第４図の破線の枠中の直流形
過電流保護回路では、Ｎ型ＦＥＴ３のゲートはＮ型ＦＥ
Ｔ１のゲートと接続し、Ｎ型ＦＥＴ１のゲートは抵抗１
２を通じて外部端子Ｄに接続し、また、Ｎ型ＦＥＴ１の
ゲートはコンデンサー１０と抵抗１１を通じて外部端子
Ｄに接続し、そして、また、Ｎ型ＦＥＴ１のゲートは直
接外部端子Ｃに接続する。その他の部品や配線は、第１
図と同じである。今、破線の枠の中の直流形過電流保護
回路を回路１とする。回路１と同じ直流形過電流保護回
路を左右逆にしたものを回路２とする。回路２の各部品
の符号（番号）は、回路１の符号と同じ符号にダッシュ
［’］を付けたものとする。そして、外部端子Ｂと外部
端子Ｂ’を、外部端子Ｃと外部端子Ｄ’を、外部端子Ｄ
と外部端子Ｃ’を接続して、回路１と回路２を接続す
る。この接続により、２個の直流形過電流保護回路を逆
向き直列に接続して交流形過電流保護回路が形成でき
る。この交流形過電流保護回路のはたらきを説明する。
端子Ａにプラス、端子Ａ’にマイナスの電圧Ｖ_ＡＡ’が
かかると、Ｎ型ＦＥＴ１，３とＰ型ＦＥＴ２とが互いに
作用し合って過電流を遮断し、端子Ａ’にプラス、端子
Ａにマイナスの電圧Ｖ_ＡＡ’がかかると、Ｎ型ＦＥＴ
１’，３’とＰ型ＦＥＴ２’とが互いに作用し合って過
電流を遮断して、過電流保護のはたらきをする。外部端
子Ｃと外部端子Ｄ’を、外部端子Ｄと外部端子Ｃ’を接
続することにより、Ｎ型ＦＥＴ１のゲートに接続されて
いる抵抗１１，１２とコンデンサー１０と、Ｎ型ＦＥＴ
１’のゲートに接続されている抵抗１１’，１２’とコ
ンデンサー１０’とが、Ｎ型ＦＥＴ１のゲートとＮ型Ｆ
ＥＴ１’のゲートの間に並列に接続されたことになる。
この接続により、端子Ａにプラス、端子Ａ’にマイナス
の電圧Ｖ_ＡＡ’がかかる時、Ｎ型ＦＥＴ１，３のゲート
電圧はＰ型ＦＥＴ２とＰ型ＦＥＴ２’とＮ型ＦＥＴ１’
における各電位差（電圧降下）の合計になる。つまり、
Ｎ型ＦＥＴ１の特性とＮ型ＦＥＴ１’の特性が僅かにズ
レていても、Ｐ型ＦＥＴ２の特性とＰ型ＦＥＴ２’の特
性が僅かにズレていても、その各ＦＥＴの特性のズレを
も含んだ合計の電位差がＮ型ＦＥＴ１，３のゲート電圧
になり、また、同様に、端子Ａ’にプラス、端子Ａにマ
イナスの電圧Ｖ_ＡＡ’がかかる時、Ｎ型ＦＥＴ１’，
３’のゲート電圧はＰ型ＦＥＴ２’とＰ型ＦＥＴ２とＮ
型ＦＥＴ１における各電位差の合計になり、そして、Ｎ
型ＦＥＴ１，３のゲートとＮ型ＦＥＴ１’，３’のゲー
トは抵抗１２と抵抗１２’との並列抵抗により接続され
ているので、電圧Ｖ_ＡＡ’が端子Ａにプラス、端子Ｂに
マイナスの方向と、端子Ａ’にプラス、端子Ａにマイナ
スの方向の両方向において、ほぼ同じ特性で過電流を遮
断することができる。また、Ｎ型ＦＥＴ１，３のゲート
とＮ型ＦＥＴ１’，３’のゲートは、コンデンサー１０
と抵抗１１により接続され、並列にコンデンサー１０’
と抵抗１１’により接続されているので、大きな異常電
流が流れても、端子Ａにプラス、端子Ａ’にマイナスの
電圧Ｖ_ＡＡ’がかかる時、Ｎ型ＦＥＴ１’，３’のゲー
ト電圧はＮ型ＦＥＴ１，３のゲート電圧に近い電圧に保
持されるため、Ｐ型ＦＥＴ２，２’とＮ型ＦＥＴ１’，
３’に大きな電圧がかかるのを防いでＮ型ＦＥＴ３が遮
断することができ、同様に、端子Ａ’にプラス、端子Ａ
にマイナスの電圧Ｖ_ＡＡ’がかかる時、Ｐ型ＦＥＴ
２’，２とＮ型ＦＥＴ１，３に大きな電圧がかかるのを
防いでＮ型ＦＥＴ３’が遮断することができる。この交
流形過電流保護回路の遮断の静特性を第１１図に示す。
次に、交流形過電流保護半導体装置の製造方法を第５図
から第１０図において説明する。第５図は、Ｓｉウエハ
に並ぶ各チップ（ペレット）と、そのチップ上の各デバ
イスの基本的な配置であるパターンを示している。Ｓｉ
ウエハ上において隣合って並ぶ２個のチップ７０，７７
をペアーとし、チップ７０にＮ型ＦＥＴを形成するＮ領
域７１とＰ型ＦＥＴを形成するＰ領域７２とコンデンサ
ーや抵抗を形成するＣＲ領域７３とワイヤー・ボンディ
ング行うＢ’ｇ領域（第４図の破線の中の外部への端子
Ｂ、端子Ｃ、端子Ｄにあたる）のＣ領域７４、Ｄ領域７
５、Ｂ領域７６を形成する。第４図の端子ＢがＢ領域
に、端子ＣがＣ領域に、端子ＤがＤ領域にあたる。チッ
プ７０の裏面は第４図の外部への端子Ａにあたる。Ｎ領
域７１は第４図のＮ型ＦＥＴ１，３を形成する領域にあ
たり、Ｐ領域７２はＰ型ＦＥＴ２を形成する領域にあた
り、ＣＲ領域７３はコンデンサー１０や抵抗８，９，１
１，１２を形成する領域にあたる。第４図のＰ型ＦＥＴ
２のゲートに接続されているＰ型ＦＥＴ７は、Ｐ領域７
２に含まれても、ＣＲ領域７３に含まれてもよい。チッ
プ７７にＮ領域７８とＰ領域７９とＣＲ領域８０とＢ’
ｇ領域のＤ’領域８１、Ｃ’領域８２、Ｂ’領域８３を
形成する。そして、チップ７０とチップ７７において、
Ｎ領域７１とＮ領域７８とは隣合うように位置し、Ｐ領
域７２とＰ領域７９とは隣合うように位置し、ＣＲ領域
７３とＣＲ領域８０とは互いに離れたところに位置し、
Ｃ領域７４、Ｄ領域７５、Ｂ領域７６は縦１列に並べて
チップ７０の左端に位置し、Ｄ’領域８１、Ｃ’領域８
２、Ｂ’領域８は縦１列に並べてチップ７７の右端に位
置して、チップ７０とチップ７７の間を中心として左右
対称に、チップ７０とチップ７７の各デバイス領域を配
置する。次に、第６図のように、１個の外囲器のリード
８５にチップ７７をマウントし、別のリード８６にチッ
プ７０をマウントする。チップ７７とチップ７０をワイ
ヤー・ボンディングで結ぶために、チップ７７のＢ’ｇ
領域と、チップ７０のＢ’ｇ領域とが隣合って近くに位
置するようにマウントする。そして、Ｄ’領域８１とＣ
領域７４をワイヤー８７で接続し、Ｃ’領域８２とＤ領
域７５をワイヤー８８で接続し、Ｂ’領域８３とＢ領域
７６をワイヤー８９で接続して、チップ７７とチップ７
０を逆向き直列に接続する。このように、チップ７０の
Ｂ’ｇ領域のＣ領域７４、Ｄ領域７５、Ｂ領域７６は縦
１列に並べてチップ７０の左端に位置し、チップ７７の
Ｂ’ｇ領域のＤ’領域８１、Ｃ’領域８２，Ｂ’領域８
３は縦１列に並べてチップ７７の右端に位置し、そし
て、チップ７０のＢ’ｇ領域とチップ７７のＢ’ｇ領域
が隣合って近くに位置するようにマウントすることによ
り、チップ７０とチップ７７を接続するワイヤー８７，
８８，８９を短くすることができる。また、チップ７０
のＢ’ｇ領域はＣ領域７４、Ｄ領域７５、Ｂ領域７６の
順に縦１列に並べ、チップ７７のＢ’ｇ領域はＤ’領域
８１、Ｃ’領域８２、Ｂ’領域８３の順に縦１列に並べ
ることにより、Ｄ’領域８１とＣ領域７４を接続するワ
イヤー８７と、Ｃ’領域８２とＤ領域７５を接続するワ
イヤー８８とが交差することなくそれぞれ接続すること
ができる。別の実施例を第７図、第８図において説明す
る。第７図のチップ９１とチップ１０１は、同じパター
ンである。チップ９１にＮ型ＦＥＴを形成するＮ領域９
２とＰ型ＦＥＴを形成するＰ領域９３とコンデンサーや
抵抗を形成するＣＲ領域９４を縦１列に配置し、チップ
９１の左端にＢ’ｇ領域のＣ領域９５、Ｄ領域９６、Ｂ
領域９７をこの順に、右端にＢ’ｇ領域のＤ領域９８、
Ｃ領域９９、Ｂ領域１００をこの順に配置する。Ｃ領域
９５とＣ領域９９、Ｄ領域９６とＤ領域９８、Ｂ領域９
７とＢ領域１００は、それぞれ接続され、電気的に同じ
ものである。第４図の端子ＢがＢ領域に、端子ＣがＣ領
域に、端子ＤがＤ領域にあたる。チップ９１の裏面は第
４図の外部への端子Ａにあたる。Ｎ領域９２は第４図の
Ｎ型ＦＥＴ１，３を形成する領域にあたり、Ｐ領域９３
はＰ型ＦＥＴ２を形成する領域にあたり、ＣＲ領域９４
はコンデンサー１０や抵抗８，９，１１，１２を形成す
る領域にあたる。同様に、チップ１０１にＮ領域とＰ領
域とＣＲ領域を縦１列に配置し、チップ１０１の左端に
Ｂ’ｇ領域をＣ’領域、Ｄ’領域、Ｂ’領域の順に、右
端にＢ’ｇ領域をＤ’領域１０２、Ｃ’領域１０３、
Ｂ’領域１０４の順に配置する。次に、第８図のよう
に、１個の外囲器のリード１０５にチップ１０１をマウ
ントし、別のリード１０６にチップ９１をマウントす
る。そして、Ｄ’領域１０２とＣ領域９５をワイヤー１
０７で接続し、Ｃ’領域１０３とＤ領域９６をワイヤー
１０８で接続し、Ｂ’領域１０４とＢ領域９７をワイヤ
ー１０９で接続し、チップ１０１とチップ９１を逆向き
直列に接続する。このように、１個のチップに、互いに
接続され電気的に同じものである２つのＢ’ｇ領域を、
左端に１つ、右端に１つ、形成することにより、外囲器
のリードにマウントしたチップ１０１とチップ９１の互
いに隣合う近くのＢ’ｇ領域とＢ’ｇ領域をワイヤーで
接続することができ、この２個のチップを接続するワイ
ヤー１０７，１０８，１０９を短くすることができる。
また、チップ９１のＢ’ｇ領域は左端にＣ領域、Ｄ領
域、Ｂ領域の順に、右端にＤ領域、Ｃ領域、Ｂ領域の順
に縦１列に並べ、同様に、チップ１０１のＢ’ｇ領域は
左端にＣ’領域、Ｄ’領域、Ｂ’領域の順に、右端に
Ｄ’領域、Ｃ’領域、Ｂ’領域の順に縦１列に並べるこ
とにより、Ｄ’領域１０２とＣ領域９５を接続するワイ
ヤー１０７と，Ｃ’領域１０３とＤ領域９６を接続する
ワイヤー１０８とが交差することなくそれぞれ接続する
ことができる。次に、定格電流値を正確に容易に定める
ことができる製造方法を第９図において説明する。ここ
で説明する定格電流値を定める方法は、直流形過電流保
護半導体装置をＳｉウエハ上のチップとして製造する
時、蒸着によってアルミ配線を行う工程の前の工程まで
は、どの定格電流値のチップも全く同じ製造条件、同じ
製造方法で製造され、アルミ配線を行う工程において、
ある定格電流値にするために必要である範囲のみにアル
ミ配線を行って、その定格電流値を定める方法である。
第９図の実施例を説明する。領域１２０は、第５図のＮ
領域７１にあたるＮ型ＦＥＴを形成するＮ領域である。
領域１２１，１２２，１２３，１２４，１２５，１２６
は、Ｎ型ＦＥＴのソース領域であり、点線四角形の領域
は、Ｎ型ＦＥＴのドレイン領域である。図面を分かり易
くするために、アルミ配線はソース領域のみ記入してい
るが、実際はソース領域とドレイン領域の両方にアルミ
配線を行う。そして、例えば、アルミ配線１２７は、あ
る定格電流値を出すために必要な範囲のソース領域１２
３，１２４，１２５，１２６のみに行う。ドレイン領域
のアルミ配線は、全部の範囲に、または、必要な範囲の
みに行う。Ｐ型ＦＥＴを形成するＰ領域においても、同
様に、アルミ配線は、ある定格電流値を出すために必要
な範囲のソース領域やドレイン領域のみに行う。このア
ルミ配線を行う範囲を変えて定格電流値を決める方法に
よれば、どの定格電流値のチップもアルミ配線工程を除
いて、全く同じ製造条件、同じ製造方法で製造できるの
で、いつも決まった特性のチップを得ることができ、そ
して、アルミ配線の範囲を変えて正確な定格電流値を得
ることができるので、特性が安定し定格電流値が揃った
直流形過電流保護半導体装置を製造することができる。
また、Ｎ領域をいくつかのブロックに分けて、いくつか
の中の必要なブロックのみにアルミ配線を行うことによ
って、定格電流値を定めることもできる。次に、定格電
流値を正確に容易に定めることができる別の製造方法を
第１０図において説明する。ここで説明する定格電流値
を定める方法は、直流形過電流保護半導体装置をＳｉウ
エハ上のチップとして製造する時、最終工程の蒸着によ
ってアルミ配線を行う工程も含めた全製造工程を、どの
定格電流値のチップも全く同じ製造条件、同じ製造方法
で製造する。そして、ウエハ・ブローバを用いて、出来
上がった各チップをウエハのままでテストし、必要な定
格電流値になるようにアルミ配線の１部をレーザー等で
切断して切り離し、その定格電流値を定める方法であ
る。第１０図の実施例を説明する。領域１３０は、第５
図のＮ領域７１にあたるＮ型ＦＥＴを形成するＮ領域で
ある。実線四角形の領域１３８は、Ｎ型ＦＥＴのソース
領域であり、他の実線四角形の領域も同様にソース領域
である。点線四角形の領域１３９は、Ｎ型ＦＥＴのドレ
イン領域であり、他の点線四角形も同様にドレイン領域
である。出来上がったチップには、全部のソース領域に
アルミ配線１３１が行われている。図面を分かり易くす
るために、アルミ配線はソース領域のみ記入している。
そして、ウエハ・ブローバを用いて、出来上がった各チ
ップをウエハのままでテストし、各チップの出来上がり
の特性を確認した上で、必要な定格電流値になるように
アルミ配線の１部をレーザー等で切断して切り離し、定
格電流値を定める。例えば、アルミ配線１３２を箇所１
３５で、アルミ配線１３３を箇所１３６で、アルミ配線
１３４を箇所１３７で切断して、アルミ配線１３１から
切り離して、必要な定格電流値に合わせる。ドレイン領
域は、全部のドレイン領域にアルミ配線を行ったままで
も、また、ソース領域と同様に、アルミ配線の１部を切
り離してもよい。この方法によれば、ウエハ・ブローバ
を用いて、出来上がったチップの特性を確認した上で、
アルミ配線の１部を切断して切り離し、定格電流値を定
めることができる。Ｐ型ＦＥＴを形成するＰ領域におい
ても、同様に、必要な定格電流値になるようにアルミ配
線の１部をレーザー等で切断して切り離し、定格電流値
を定める。また、この方法によれば、ＣＲ領域のコンデ
ンサーをいくつかのブロックに分けて並列に形成してお
き、並列に接続するブロック数を変えてコンデンサー容
量を調整し、また、抵抗も並列に形成しておき、並列に
接続する抵抗数を変えて抵抗値を調整して、遮断特性を
変えることができる。 【６】発明の効果 本発明の直流形過電流保護回路は、接合形電界効果半導
体と抵抗とコンデンサーで構成されているために、ピン
チオフ電圧の小さい電界効果半導体で回路を構成すれ
ば、正常電流が流れる時の過電流保護回路における電圧
降下を小さくでき、また、負荷回路の正常電流は接合形
電界効果半導体のみを流れ、１つのＰＮ接合も横切らな
いために、正常電流はゼロから正常値までスムーズに立
ち上がることができる。また、本発明の直流形過電流保
護回路のＮ型ＦＥＴ１，３のゲートは、Ｐ型ＦＥＴ４の
ソースに接続され、Ｐ型ＦＥＴ４のドレインは抵抗５を
通じて、ゲートは抵抗６を通じて、Ｐ型ＦＥＴ２のドレ
インに接続されているため、Ｎ型ＦＥＴ１，３のゲート
は、抵抗値のあまり大きくない抵抗を通じて直接にＰ型
ＦＥＴ４のドレインに接続されているのとほぼ同じであ
る。また、同様に、Ｐ型ＦＥＴ２のゲートは、抵抗８を
通じてＰ型ＦＥＴ７のドレインに、抵抗９を通じてＰ型
ＦＥＴ７のゲートに接続され、Ｐ型ＦＥＴ７のソースは
Ｎ型ＦＥＴ１のドレインに接続されているため、Ｐ型Ｆ
ＥＴ２のゲートは、抵抗値のあまり大きくない抵抗を通
じて直接にＮ型ＦＥＴ１のドレインに接続されているの
とほぼ同じである。このために、正常電流が流れている
時は、常に、Ｎ型ＦＥＴ１，３のゲート電圧は、Ｐ型Ｆ
ＥＴ２のドレインの電圧になり、Ｐ型ＦＥＴ２のゲート
電圧は、Ｎ型ＦＥＴ１のドレインの電圧になる。このこ
とにより、本発明の直流形過電流保護回路に外部から強
い電界や強い磁界がかかっても、過電流保護回路を構成
する電界効果半導体のゲート電圧が不安定になることが
ないので、本発明の直流形過電流保護回路は強い電界や
強い磁界がかかる負荷回路に使用しても、正確に異常電
流を遮断し、負荷回路を保護することができる。そし
て、また、異常電流を遮断した時は、遮断時にかかった
Ｎ型ＦＥＴ１，３とＰ型ＦＥＴ２のゲート電圧は、高抵
抗状態のＰ型ＦＥＴ４とＰ型ＦＥＴ７に阻まれて、長く
保持されるため、長周期のパルス状の異常電流に対して
も、遮断後の周期ごとに尖頭状の異常電流が流れること
なく、完全に遮断することができる。また、本発明の直
流形過電流保護回路のＮ型ＦＥＴ１，３のゲートは、コ
ンデンサー１０と抵抗１１を通じてＰ型ＦＥＴ２のドレ
インに接続されているので、大きな異常電流が流れて
も、Ｎ型ＦＥＴ３のゲート電圧はＰ型ＦＥＴ２のドレイ
ンの電圧に近い電圧に保持さるため、Ｐ型ＦＥＴ２に大
きな電圧がかかるのを防いで、必要な遅延時間、遮断特
性を出すことができる。本発明の直流形過電流保護半導
体装置の製造方法によれば、接合形電界効果半導体を形
成する通常の工程に、コンデンサーの酸化膜ＳｉＯ_２を
形成するための熱酸化工程を加えるだけで、直流形過電
流保護半導体装置を製造することができる。本発明の直
流形過電流保護回路のＰ型ＦＥＴ４，７を、ソース・ド
レイン・ゲートの接続の方向を逆にしたＮ型ＦＥＴに置
き換えて構成することもできる。また、本発明の直流形
過電流保護回路は接合形電界効果半導体で構成されてい
るが、Ｎ型ＦＥＴ１をデプレッション形ＭＯＳ形電界効
果半導体に置き換えて構成することもできる。本発明の
直流形過電流保護半導体装置のＰ型領域３２，３３，３
４，３５は、第２図においては別々に形成しているが、
これらのＰ型領域を１つに、または、いくつかにまとめ
て形成することもできる。本発明の交流形過電流保護回
路は、２個の直流形過電流保護回路を逆向き直列に接続
し、端子Ｂと端子Ｂ’を接続するだけでなく、端子Ｃと
端子Ｄ’、端子Ｄと端子Ｃ’を接続して、Ｎ型ＦＥＴ
１，３のゲートとＮ型ＦＥＴ１’，３’のゲートを抵抗
１２と抵抗１２’との並列抵抗を通じて接続するので、
Ｎ型ＦＥＴ１の特性とＮ型ＦＥＴ１’の特性が僅かにズ
レていても、Ｐ型ＦＥＴ２の特性とＰ型ＦＥＴ２’の特
性が僅かにズレていても、また抵抗１２の抵抗値と抵抗
１２’の抵抗値が僅かにズレていても、交流の両方向の
過電流をほぼ同じ特性で遮断することができる。本発明
の交流形過電流保護半導体装置は、本発明の直流形過電
流保護半導体装置２個を１個の外囲器にマウントして、
逆向き直列に接続することにより、簡単に製造すること
ができる。Ｓｉウエハ上において隣合って並ぶ２個のチ
ップをペアーとし、ペアーである２個のチップの間を中
心として左右対称に、その２個のチップを構成する各デ
バイスの領域を配置することにより、特性の揃った２個
のチップ（直流形過電流保護半導体装置）を製造するこ
とができ、そして、外囲器にマウントした時、その２個
のチップのＢ’ｇ領域を近くに隣合って配置することが
でき、その２個のチップを接続するワイヤーを短くする
ことができる。そして、ペアーの左側のチップのＢ’ｇ
領域はＣ領域、Ｄ領域、Ｂ領域の順に並べ、右側のチッ
プのＢ’ｇ領域はＤ’領域、Ｃ’領域、Ｂ’領域の順に
並べることにより、Ｄ’領域とＣ領域を接続するワイヤ
ーと、Ｃ’領域とＤ領域を接続するワイヤーとが、交差
することなくそれぞれ接続できる。チップを構成する各
デバイスの領域を縦方向に１列に配置し、そして、互い
に接続され電気的に同じものである２つのＢ’ｇ領域
を、１個のチップの左端と右端に１組づつ配置すること
により、外囲器に２個のチップをマウントした時、各チ
ップは隣のチップに近い方のＢ’ｇ領域どうしを接続す
ることができるので、その２個のチップを接続するワイ
ヤーを短くすることができる。そして、チップのＢ’ｇ
領域は左端にＣ領域、Ｄ領域、Ｂ領域の順に並べ、右端
にＤ領域、Ｃ領域、Ｂ領域の順に並べることにより、Ｄ
領域と隣のチップのＣ領域を接続するワイヤーと、Ｃ領
域と隣のチップのＤ領域を接続するワイヤーとが、交差
することなくそれぞれ接続することができる。本発明の
定格電流値を定める方法によれば、アルミ配線工程の前
の工程までは、全く同じ製造条件、製造方法で製造でき
るので、いつも決まった特性のチップを得ることがで
き、そして、アルミ配線の範囲を変えて正確な定格電流
値を得ることができるので、特性が揃ったチップ（直流
形過電流保護半導体装置）を製造できる。また、アルミ
配線工程を含めた全製造工程を、全く同じ製造条件、製
造方法で製造し、そして、ウエハ・ブローバを用いて、
出来上がったチップの特性を確認した上で、アルミ配線
の１部を切断して切り離して、定格電流値、遮断特性を
定めることができる。

【図面の簡単な説明】 第１図は直流形過電流保護回路図、第２図は直流形過電
流保護半導体装置の断面図、第３図は直流形過電流保護
回路の遮断の静特性図、第４図は交流形過電流保護回路
図、第５図から第８図はチップのパターンの実施例とそ
のチップをマウントした図、第９図、第１０図は定格電
流値を定める方法を示す図、第１１図は交流形過電流保
護回路の遮断の静特性図である。 １，３・・・・Ｎ型ＦＥＴ、２，４，７・・・・Ｐ型Ｆ
ＥＴ、５，６，８，９，１１・・・・抵抗、１０・・・
・コンデンサー、３１・・・・Ｎ⁻型シリコン基板、３
６，３７，３８，３９・・・・Ｐ^＋型領域、３２，３
３，３４，３５，７１，７２・・・・Ｐ型領域、４０，
４１，４２，４３・・・・Ｎ^＋型領域、４５，４６・・
・・Ｎ⁻エピタキシャル層、、４７，４８，４９・・・
・Ｐ型エピタキシャル層、５０・・・・酸化膜Ｓｉ
Ｏ_２、６０，６１，６２・・・・Ｎ^＋型ポリシリコン
層、５１，５２，５３，５４，５５，５７，５８，５９
・・・・Ｐ^＋型ポリシリコン領域、５６・・・・ポリシ
リコン層、７０，７７，９１，１０１・・・・チップ、
８５，８６，１０５，１０６・・・・リード、８７，８
８，８９，１０７，１０８，１０９・・・・ワイヤー、
１２７，１３１，１３２，１３３，１３４・・・・アル
ミ配線

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【手続補正書】 【提出日】平成３年５月２５日 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】全文 【補正方法】変更 【補正内容】 【書類名】 明細書 【発明の名称】 過電流保護回路と半導体装置 【特許請求の範囲】 【１】Ｎ型接合形電界効果半導体（１）のソースとＰ型
接合形電界効果半導体（２）のソースとを接続し、Ｎ型
接合形電界効果半導体（１）のドレインとＮ型接合形電
界効果半導体（３）のソースとを接続し、Ｎ型接合形電
界効果半導体（３）のゲートはＮ型接合形電界効果半導
体（１）のゲートと接続し、Ｎ型接合形電界効果半導体
（１）のゲートはＰ型接合形電界効果半導体（４）のソ
ースに接続し、Ｐ型接合形電界効果半導体（４）のドレ
インは抵抗（５）を通じて、Ｐ型接合形電界効果半導体
（４）のゲートは抵抗（６）を通じてＰ型接合形電界効
果半導体（２）のドレインに接続し、同時に、Ｎ型接合
形電界効果半導体（１）のゲートはコンデンサー（１
０）と抵抗（１１）を通じてＰ型接合形電界効果半導体
（２）のドレインに接続し、Ｐ型接合形電界効果半導体
（２）のゲートは、抵抗（８）を通じてＰ型接合形電界
効果半導体（７）のドレインに、抵抗（９）を通じてＰ
型接合形電界効果半導体（７）のゲートに接続し、Ｐ型
接合形電界効果半導体（７）のソースはＮ型接合形電界
効果半導体（１）のドレインに接続し、Ｎ型接合形電界
効果半導体（３）のドレインを外部へのプラス側の端子
とし、Ｐ型接合形電界効果半導体（２）のドレインを外
部へのマイナス側の端子とする直流形過電流保護回路 【２】Ｎ型接合形電界効果半導体（１）とＰ型接合形電
界効果半導体（２）のピンチオフ電圧とコンダクタンス
は、絶対値において、ほぼ同じ程度の大きさの特性であ
り、Ｎ型接合形電界効果半導体（３）のピンチオフ電圧
とコンダクタンスは、Ｎ型接合形電界効果半導体（１）
とＰ型接合形電界効果半導体（２）のピンチオフ電圧と
コンダクタンスより、絶対値において、大きい特性であ
る請求項１記載の直流形過電流保護回路 【３】Ｎ型接合形電界効果半導体（１，３）のゲートは
Ｐ型接合形電界効果半導体（４）のソースに接続し、Ｐ
型接合形電界効果半導体（４）のドレインは抵抗（５）
を通じて、Ｐ型接合形電界効果半導体（４）のゲートは
抵抗（６）を通じてＰ型接合形電界効果半導体（２）の
ドレインに接続している請求項１記載の直流形過電流保
護回路 【４】Ｐ型接合形電界効果半導体（２）のゲートは、抵
抗（８）を通じてＰ型接合形電界効果半導体（７）のド
レインに、抵抗（９）を通じてＰ型接合形電界効果半導
体（７）のゲートに接続し、Ｐ型接合形電界効果半導体
（７）のソースはＮ型接合形電界効果半導体（１）のド
レインに接続している請求項１記載の直流形過電流保護
回路 【５】Ｎ型接合形電界効果半導体（１，３）のゲート
が、コンデンサー（１０）と抵抗（１１）を通じてＰ型
接合形電界効果半導体（２）のドレインに接続されてい
る請求項１記載の直流形過電流保護回路 【６】Ｎ⁻型シリコン基板（３１）の表面にＰ型領域
（３２，３３，３４，３５，６５，６６）とＰ^＋型領域
（３６，３７，３８，３９）を形成し、Ｐ^＋領域（３
６，３７）の上にＮ型エピタキシャル層（４６）を形成
し、Ｎ型エピタキシャル層（４６）の上にＮ^＋型ポリシ
リコン領域（６０，６１，６２）を形成し、Ｐ型領域
（３５）にＮ^＋領域（４３）を形成し、Ｎ^＋型領域（４
３）の上にＰ型エピタキシャル層（４９）を形成し、Ｐ
型エピタキシャル層（４９）の上にＰ^＋型ポリシリコン
領域（５７，５８，５９）を形成し、Ｐ型領域（３４）
にＮ^＋型領域（４２）を形成し、Ｎ^＋型領域（４２）の
上にＮ⁻型エピタキシャル層（４５）を形成し、Ｎ⁻型
エピタキシャル層（４５）の表面に必要な厚さの酸化膜
ＳｉＯ_２（５０）を形成し、酸化膜ＳｉＯ_２（５０）の
上にポリシリコン層（５６）を形成し、Ｐ型領域（３
３）にＮ^＋型領域（４１）を形成し、Ｎ^＋型領域（４
１）の上にＰ型エピタキシャル層（４８）を形成し、Ｐ
型エピタキシャル層（４８）の上にＰ^＋型ポリシリコン
領域（５３，５４，５５）を形成し、Ｐ型領域（３２）
にＮ^＋型領域（４０）を形成し、Ｎ^＋型領域（４０）の
上にＰ型エピタキシャル層（４７）を形成し、Ｐ型エピ
タキシャル層４７）の上にＰ^＋型ポリシリコン領域（５
１，５２）を形成し、Ｎ⁻型シリコン基板（３１）の裏
面にＮ^＋型領域（４４）を形成し、Ｐ^＋型領域（３８，
３９）をＰ^＋型領域（３６，３７）のガードリングと
し、Ｐ型領域（６５，６６）をＰ型領域（３２，３３，
３４，３５）のガードリングとした直流形過電流保護半
導体装置 【７】Ｐ^＋型領域（３６，３７）をゲートとし、Ｐ^＋型
領域（３６）とＰ^＋型領域（３７）の間をチャンネルと
して、Ｎ⁻型シリコン基板（３１）をドレイン、Ｎ^＋型
ポリシリコン領域（６１）をソースとするＮ型接合形電
界効果半導体を形成し、そのＮ型接合形電界効果半導体
の上に、Ｎ型エピタキシャル層（４６）をチャンネルと
して、Ｎ^＋型ポリシリコン領域（６１）をドレイン、Ｎ
^＋ポリシリコン領域（６０，６２）をソースとするＮ型
接合形電界効果半導体を形成した請求項６記載の直流形
過電流保護半導体装置 【８】Ｐ型領域（３５）にＮ^＋型領域（４３）を下部ゲ
ートとし、Ｐ型エピタキシャル層（４９）をチャンネル
として、Ｐ^＋型ポリシリコン領域（５８）をドレイン、
Ｐ^＋型ポリシリコン領域（５７，５９）をソースとする
Ｐ型接合形電界効果半導体を形成し、Ｐ型領域（３３）
にＮ^＋型領域（４１）を下部ゲートとし、Ｐ型エピタキ
シャル層（４８）をチャネルとして、Ｐ^＋型ポリシリコ
ン領域（５４）をドレイン、Ｐ^＋型ポリシリコン領域
（５３，５５）をソースとするＰ型接合形電界効果半導
体を形成した請求項６記載の直流形過電流保護半導体装
置 【９】Ｐ型領域（３４）にＮ^＋型領域（４２）を下部電
極とし、Ｎ⁻型エピタキシャル層（４５）を熱酸化して
形成した酸化膜ＳｉＯ_２（５０）を挟んで、ポリシリコ
ン層（５６）を上部電極とするコンデンサーを形成し、
Ｐ型領域（３２）にＰ型エピタキシャル層（４７）を抵
抗部とし、Ｐ^＋型ポリシリコン領域（５１，５２）を両
端の電極とする抵抗を形成した請求項６記載の直流形過
電流保護半導体装置 【１０】直流形過電流保護回路２個を、端子（Ｂ）と端
子（Ｂ’）を接続して逆向き直列に接続し、端子（Ｃ）
と端子（Ｄ’）、端子（Ｄ）と端子（Ｃ’）を接続し
て、Ｎ型接合形電界効果半導体（１，３）のゲートとＮ
型接合形電界効果半導体（１’，３’）のゲートを抵抗
（１２）と抵抗（１２’）との並列抵抗を通じて接続
し、また、コンデンサー（１０）と抵抗（１１）を直列
に接続した組と、コンデンサー（１０’）と抵抗（１
１’）を直列に接続した組とを並列して接続し、端子
（Ａ）と端子（Ａ’）を外部への両端の端子とした交流
形過電流保護回路 【１１】直流形過電流保護半導体装置２個を、１個の外
囲器にマウントし、逆向き直列に接続して形成した交流
形過電流保護半導体装置 【１２】 Ｓｉウエハ上において隣合って並ぶ２個のチ
ップ（直流形過電流保護半導体装置）を交流形過電流保
護半導体装置を構成するペアーとし、ペアーである２個
のチップの間を中心として左右対称に、その２個のチッ
プを構成する各デバイスの領域を配置したペアーのチッ
プ（直流形過電流保護半導体装置） 【１３】ペアーの左側のチップのＢ’ｇ領域はチップの
左端にＣ領域、Ｄ領域、Ｂ領域の順に並べ、ペアーの右
側のチップのＢ’ｇ領域はチップの右端にＤ’領域、
Ｃ’領域、Ｂ’領域の順に並べた請求項１２記載のチッ
プ（直流形過電流保護半導体装置） 【１４】ペアーの一方のチップのＢ’ｇ領域と他方のチ
ップのＢ’ｇ領域とが近くに隣合うように、ペアーのチ
ップを１個の外囲器にマウントして形成した請求項１１
記載の交流形過電流保護半導体装置 【１５】チップを構成する各デバイスの領域を縦方向１
列に配置し、互いに接続され電気的に同じものである２
つのＢ’ｇ領域を、１個のチップの左端と右端に１組づ
つ配置したチップ（直流形過電流保護半導体装置） 【１６】１個のチップの左端のＢ’ｇ領域はＣ領域、Ｄ
領域、Ｂ領域の順に並べ、右端のＢ’ｇ領域はＤ領域、
Ｃ領域、Ｂ領域の順に並べた請求項１５記載のチップ
（直流形過電流保護半導体装置） 【１７】互いに接続され電気的に同じものである２つの
Ｂ’ｇ領域を、１個のチップの左端と右端に１組づつ配
置したチップを２個、１個の外囲器にマウントし、各チ
ップの隣のチップに近い方のＢ’ｇ領域どうしを接続し
て形成した請求項１１記載の交流形過電流保護半導体装
置 【１８】チップを製造する工程のアルミ配線工程におい
て、アルミ配線を行う範囲を変えて定格電流値を定めた
チップ（直流形過電流保護半導体装置） 【１９】チップを製造する工程のアルミ配線工程も含め
た全工程を同じ製造条件、製造方法で製造したチップ
を、ウエハ・ブローバを用いて、チップの特性を確認し
ながらアルミ配線の１部を切断して切り離して、定格電
流値や遮断特性を定めたチップ（直流形過電流保護半導
体装置） 【発明の詳細な説明】 【１】産業上の利用分野 本発明は、負荷である回路を過電流から保護する過電流
保護回路とその半導体装置の製造方法に関するものであ
る。 【２】従来の技術 負荷に直列に接続して過電流から負荷を保護する装置と
して、ヒューズやブレーカー、また、トランジスターや
サイリスター等の保護回路が使用されている。ヒューズ
は、過電流が流れると溶断するため、その度に、交換し
なければならない。ブレーカーは、遮断速度が遅いため
に、速動性を必要とする回路には使用できない。トラン
ジスターやサイリスターの保護回路は、負荷に直列に接
続するだけでなく、この保護回路を動かす別電源が必要
である。このために、この保護回路は、ヒューズやブレ
ーカーのように、必要なところに簡単に、負荷に直列に
接続して使用することができない。 【３】発明の目的 本発明は、必要なところに簡単に負荷に直列に接続する
ことができ、過電流が流れるたびに交換する必要がな
く、そして、別電源を必要としない、接合形電界効果半
導体による直流形過電流保護回路と直流形過電流保護半
導体装置、そして、交流形過電流保護回路と交流形過電
流保護半導体装置の製造方法を提供することを目的とす
る。 【４】発明の概要 本発明は、Ｎ型・Ｐ型の接合形電界効果半導体を組み合
わせて、Ｎ型接合形電界効果半導体とＰ型接合形電界効
果半導体が互いに作用し合うことによって、過電流を遮
断し、外部から強い電界や強い磁界がかかっても正確に
過電流を遮断することができる直流形過電流保護回路
と、その過電流保護回路を１つのシリコン基板上にまと
めて形成した直流形過電流保護半導体装置の製造方法
と、２個の直流形過電流保護回路を逆向き直列に接続し
た交流形過電流保護回路と、２個の直流形過電流保護半
導体装置を１個の外囲器（パッケージ）の別々のリード
にマウントして逆向き直列に接続する方法により形成し
た交流形過電流保護半導体装置を提供するものである。 【５】発明の実施例 本発明を実施例により、詳細に説明する。第１図は直流
形過電流保護回路を示し、第２図は直流形過電流保護半
導体装置の断面図を示す。最初に直流形過電流保護回路
を第１図により説明する。Ｎ型接合形電界効果半導体
（以下Ｎ型ＦＥＴと略す）１のソースとＰ型接合形電界
効果半導体（以下Ｐ型ＦＥＴと略す）２のソースとを接
続し、Ｎ型ＦＥＴ１のドレインとＮ型ＦＥＴ３のソース
とを接続する。また、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２のピ
ンチオフ電圧とコンダクタンスは、絶対値において、ほ
ぼ同じ程度の大きさの特性であり、Ｎ型ＦＥＴ３のピン
チオフ電圧とコンダクタンスは、絶対値において、Ｎ型
ＦＥＴ１とＰ型ＦＥＴ２のピンチオフ電圧とコンダクタ
ンスより大きい特性である。そして、Ｎ型ＦＥＴ３のゲ
ートはＮ型ＦＥＴ１のゲートと接続し、Ｎ型ＦＥＴ１の
ゲートはＰ型ＦＥＴ４のソースに接続し、Ｐ型ＦＥＴ４
のドレインは抵抗５を通じて、Ｐ型ＦＥＴ４のゲートは
抵抗６を通じてＰ型ＦＥＴ２のドレインに接続する。そ
して、また、Ｎ型ＦＥＴ１のゲートはコンデンサー１０
と抵抗１１を通じてＰ型ＦＥＴ２のドレインに接続す
る。Ｐ型ＦＥＴ２のゲートは抵抗８を通じてＰ型ＦＥＴ
７のドレインに、抵抗９を通じてＰ型ＦＥＴ７のゲート
に接続し、Ｐ型ＦＥＴ７のソースはＮ型ＦＥＴ１のドレ
インに接続する。そして、第１図はＮ型ＦＥＴ３のドレ
インをプラス側の端子Ａとし、Ｐ型ＦＥＴ２のドレイン
をマイナス側の端子Ｂとした直流形過電流保護回路であ
る。この接続により、端子Ａにプラス、端子Ｂにマイナ
スの電圧Ｖ_ＡＢがかかる時、Ｐ型ＦＥＴ２における電位
差は、Ｎ型ＦＥＴ１，３のゲート電圧になり、Ｎ型ＦＥ
Ｔ１における電位差は、Ｐ型ＦＥＴ２のゲート電圧にな
る。このために、端子ＡＢ間に電圧Ｖ_ＡＢがかかり、電
流Ｉ_ＡＢが流れてＰ型ＦＥＴ２における電位差が大きく
なると、Ｎ型ＦＥＴ１，３のゲート電圧が大きくなり、
同様に、Ｎ型ＦＥＴ１における電位差が大きくなると、
Ｐ型ＦＥＴ２のゲート電圧が大きくなる。電圧Ｖ_ＡＢが
大きくなると、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２のゲート電
圧が、ある程度の大きさになるまでは、電流Ｉ_ＡＢは大
きくなるが、電圧Ｖ_ＡＢがさらに大きくなって、Ｎ型Ｆ
ＥＴ１とＰ型ＦＥＴ２のゲート電圧がある程度の大きさ
に近づくと、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２は電流Ｉ_ＡＢ
が大きくなるのを抑える。電圧Ｖ_ＡＢがもっと大きくな
ると、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２のゲート電圧が大き
くなって、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２は電流Ｉ_ＡＢを
減らすようになり、そして、Ｎ型ＦＥＴ１とＰ型ＦＥＴ
２のゲート電圧がそれぞれのピンチオフ電圧に達して、
電流Ｉ_ＡＢを遮断する。このように、電流Ｉ_ＡＢはある
値の大きさまでは流れるが、ある値以上の大きな異常電
流が流れると、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２のそれぞれ
における電位差が大きくなり、それによりＮ型ＦＥＴ１
とＰ型ＦＥＴ２のゲート電圧が大きくなり、そして、ゲ
ート電圧が大きくなると、また、電位差が大きくなり、
また、ゲート電圧が大きくなることを、Ｎ型ＦＥＴ１と
Ｐ型ＦＥＴ２は互いに作用し合って繰り返し、そして、
異常電流を遮断する。これにより、この直流形過電流保
護回路は異常電流を遮断し、過電流保護のはたらきをす
る。この遮断の静特性を第３図に示す。そして、Ｎ型Ｆ
ＥＴ１とＰ型ＦＥＴ２が異常電流を遮断すると、電源電
圧がＮ型ＦＥＴ１とＰ型ＦＥＴ２にかかってくるが、Ｎ
型ＦＥＴ３のピンチオフ電圧より大きい電源電圧がかか
ると、Ｎ型ＦＥＴ３のゲート電圧がＮ型ＦＥＴ３のピン
チオフ電圧より大きくなってＮ型ＦＥＴ３が遮断し、Ｎ
型ＦＥＴ３のピンチオフ電圧より大きい電源電圧の部分
はＮ型ＦＥＴ３にかかり、Ｎ型ＦＥＴ１とＰ型ＦＥＴ２
には、大きな電源電圧はかからない。Ｎ型ＦＥＴ１，３
のゲートは、Ｐ型ＦＥＴ４のソースに接続され、Ｐ型Ｆ
ＥＴ４のドレインは抵抗５を通じて、ゲートは抵抗６を
通じて、Ｐ型ＦＥＴ２のドレインに接続されている。通
常、Ｐ型ＦＥＴのゲートは、ソース側（プラス側）に接
続するが、このＰ型ＦＥＴ４のゲートは、抵抗６を通じ
てドレイン側（マイナス側）に接続しているので、Ｐ型
ＦＥＴ４の内部抵抗は通常より小さくなり、そして、Ｎ
型ＦＥＴ１，３のゲート電流であるＰ型ＦＥＴ４のソー
スを流れる電流の１部は、Ｐ型ＦＥＴ４のゲートの順方
向のＰＮ接合を通って流すことができるため、Ｎ型ＦＥ
Ｔ１，３のゲートからＰ型ＦＥＴ２のドレインに向かっ
て見た場合は、Ｐ型ＦＥＴ４は抵抗値の小さい抵抗のよ
うになり、逆に、Ｐ型ＦＥＴ２のドレインからＮ型ＦＥ
Ｔ１，３に向かって見た場合は、抵抗値の大変大きい抵
抗のようになる。また、同様に、Ｐ型ＦＥＴ２のゲート
は、抵抗８を通じてＰ型ＦＥＴ７のドレインに、抵抗９
を通じてＰ型ＦＥＴ７のゲートに接続され、Ｐ型ＦＥＴ
７のソースはＮ型ＦＥＴ１のドレインに接続されている
ので、Ｐ型ＦＥＴ７の内部抵抗は通常より小さくなり、
そして、Ｐ型ＦＥＴ２のゲート電流であるＰ型ＦＥＴ７
のソースを流れる電流の１部は、Ｐ型ＦＥＴ７のゲート
の順方向のＰＮ接合を通って流すことができるため、Ｎ
型ＦＥＴ１のドレインからＰ型ＦＥＴ２のゲートに向か
って見た場合は、Ｐ型ＦＥＴ７は抵抗値の小さい抵抗の
ようになり、逆に、Ｐ型ＦＥＴ２のゲートからＮ型ＦＥ
Ｔ１のドレインに向かって見た場合、抵抗値の大変大き
な抵抗のようになる。このために、大きな異常電流が流
れた時は速く遮断でき、そして、異常電流を遮断した時
にかかったＮ型ＦＥＴ１，３とＰ型ＦＥＴ２のそれぞれ
のゲート電圧は、高抵抗状態のＰ型ＦＥＴ４とＰ型ＦＥ
Ｔ７に阻まれて、なかなか放電されず、長く保持される
ため、長周期のパルス状の異常電流に対しても、遮断後
の周期ごとに尖頭状の異常電流が流れることなく、完全
に遮断することができる。また、過電流保護回路には、
保護する負荷回路に許容される範囲の短時間の異常電流
は流すことができる遅延時間、遮断特性が必要であるた
めに、Ｎ型ＦＥＴ１，３のゲートに接続するＰ型ＦＥＴ
４の内部抵抗と抵抗６，５の抵抗値を極端に小さくする
ことはできない。そのために、大きな異常電流が流れた
時、Ｎ型ＦＥＴ３のゲート電圧がＰ型ＦＥＴ２のドレイ
ンの電圧になって、Ｎ型ＦＥＴ３が遮断するまでの間、
Ｐ型ＦＥＴ２に大きな電圧がかかるが、Ｎ型ＦＥＴ１，
３のゲートはコンデンサー１０と抵抗１１を通じてＰ型
ＦＥＴ２のドレインに接続されているので、大きな異常
電流が流れても、Ｎ型ＦＥＴ３のゲート電圧はＰ型ＦＥ
Ｔ２のドレインの電圧に近い電圧に保持されるため、Ｐ
型ＦＥＴ２に大きな電圧がかかるのを防いで、必要な遅
延時間、遮断特性を出すことができる。次に、第１図の
直流形過電流保護回路を、１つのシリコン基板上にまと
めた直流形過電流保護半導体装置の製造方法を第２図に
より説明する。第２図は直流形過電流保護半導体装置の
断面図である。Ｎ⁻型シリコン基板３１（１０^１４ｃｍ
^−３）の表面に熱拡散法を用いてＰ型領域３２，３３，
３４，３５，６５，６６（１０^１５〜１０^１６ｃ
ｍ^−３）を形成し、続いて、熱拡散法を用いて、Ｐ型領
域３２，３３，３４，３５にＮ^＋型領域４０，４１，４
２，４３（１０^１７〜１０^１８ｃｍ^−３）を形成し、Ｎ
⁻型シリコン基板３１の裏面にＮ^＋型領域４４（１０
^１７〜１０^１８ｃｍ^−３）を形成する。次に、熱拡散法
を用いて、Ｎ⁻型シリコン基板３１の表面にＰ^＋型領域
３６，３７，３８，３９（１０^１７〜１０^１８ｃ
ｍ^−３）を形成する。次に、エピタキシャル成長法を用
いて、Ｐ^＋型領域３６，３７の上にＮ⁻型エピタキシャ
ル層４６（１０^１５ｃｍ^−３）を、Ｎ^＋領域４２の上に
Ｎ⁻型エピタキシャル層４５（１０^１５ｃｍ^−３）を、
Ｎ^＋型領域４０の上にＮ⁻型エピタキシャル層４７（１
０^１５ｃｍ^−３）を、Ｎ^＋型領域４１の上にＮ⁻型エピ
タキシャル層４８（１０^１５ｃｍ^−３）を、Ｎ^＋型領域
４３の上にＮ⁻エピキシャル層４９（１０^１５ｃ
ｍ^−３）を形成する。そして、イオン注入法を用いて、
Ｎ型不純物をＮ⁻型エピタキシャル層４６に注入して、
Ｎ型エピタキシャル層４６（１０^１５〜１０^１６ｃｍ
^−３）を、Ｐ型不純物をＮ⁻型エピタキシャル層４７，
４８，４９に注入して、Ｐ型エピタキシャル層４７，４
８，４９（１０^１５〜１０^１６ｃｍ^−３）を形成する。
続いて、熱酸化法を用いて、Ｎ⁻型エピタキシャル層４
５の表面に必要な厚さの酸化膜ＳｉＯ_２５０を形成す
る。この熱酸化を行う時、エピタキシャル層の加熱処理
も兼ねて行う。次に、電界効果半導体、抵抗、コンデン
サーのそれぞれの電極となる領域を、ポリシリコンを用
いて形成する。Ｎ型エピタキシャル層４６の上に、Ｎ^＋
型ポリシリコン領域６０，６１，６２（１０^１８〜１０
^１９ｃｍ^−３）を形成し、酸化膜ＳｉＯ_２５０の上にポ
リシリコン層５６を形成し、Ｐ型エピタキシャル層４７
の上にＰ^＋型ポリシリコン領域５１，５２（１０^１８〜
１０^１９ｃｍ^−３）を、Ｐ型エピタキシャル層４８の上
にＰ^＋型ポリシリコン領域５３，５４，５５（１０^１８
〜１０^１９ｃｍ^−３）を、Ｐ型エピタキシャル層４９の
上にＰ^＋型ポリシリコン領域５７，５８，５９（１０
^１８〜１０^１９ｃｍ^−３）を形成する。第２図の半導体
装置の各部分のはたらきを、第１図の直流形過電流保護
回路との関係において説明する。Ｐ^＋型領域３６，３７
は、Ｐ^＋型領３６，３７をゲートとし、Ｐ^＋型領域３６
とＰ^＋領域３７の間をチャンネルとして、Ｎ⁻型シリコ
ン基板３１をドレイン、Ｎ^＋ポリシリコン領域６１をソ
ースとする第１図のＮ型ＦＥＴ３にあたるＮ型ＦＥＴを
形成し、その上にＰ^＋領域３６，３７を下部ゲートと
し、Ｎ型エピタキシャル層４６をチャンネルとして、Ｎ
^＋型ポリシリコン領域６１をドレイン、Ｎ^＋型ポリシリ
コン領域６０，６２をソースとする第１図のＮ型ＦＥＴ
１にあたるＮ型ＦＥＴを形成する。そして、Ｐ^＋型領域
３８，３９はＰ^＋型領域３６，３７のガードリングであ
る。Ｐ型領域３５は、Ｎ^＋型領域４３を下部ゲートと
し、Ｐ型エピタキシャル層４９をチャンネルとして、Ｐ
^＋型ポリシリコン領域５８をドレイン、Ｐ^＋型ポリシリ
コン領域５７，５９をソースとする第１図のＰ型ＦＥＴ
２にあたるＰ型ＦＥＴを形成する。Ｐ型領域３４は、Ｎ
^＋型領域４２を下部電極とし、酸化膜ＳｉＯ_２５０を挟
んで、ポリシリコン層５６を上部電極とする第１図のコ
ンデンサー１０にあたるコンデンサーを形成する。Ｐ型
領域３３は、Ｎ^＋型領域４１を下部ゲートとし、Ｐ型エ
ピタキシャル層４８をチャンネルとして、Ｐ^＋型ポリシ
リコン領域５４をドレイン、Ｐ^＋ポリシリコン領域５
３，５５をソースとする第１図のＰ型ＦＥＴ４にあたる
Ｐ型ＦＥＴを形成する。同様の方法で、Ｐ型ＦＥＴ７に
あたるＰ型ＦＥＴを別に形成する。Ｐ型領域３２は、Ｐ
型エピタキシャル層４７を抵抗部とし、Ｐ^＋型ポリシリ
コン領域５１，５２を両端の電極とする第１図の抵抗５
にあたる抵抗を形成する。同様の方法で、抵抗６，８，
９，１１のそれぞれにあたる抵抗を別々に形成する。Ｐ
型領域６５，６６は、Ｐ型領域３２，３３，３４，３５
のガードリングである。Ｎ⁻型シリコン基板３１の裏面
のＮ^＋型領域４４は、第１図のプラス側端子Ａにあた
り、Ｐ型領域３５に形成したＰ型ＦＥＴのドレインであ
るＰ^＋型ポリシリコン領域５８は、第１図のマイナス側
端子Ｂにあたる。第２図の半導体装置の断面図には、Ｎ
型ＦＥＴの下部ゲートのＰ^＋型領域３６，３７、Ｐ型Ｆ
ＥＴの下部ゲートのＮ^＋型領域４１，４３、コンデンサ
ーの下部電極のＮ^＋型領域４２のそれぞれが外部と接続
するための電極部が示されていないが、実際には、これ
らの各領域は外部と接続するための電極部を設けてい
る。最終工程において、第１図の直流形過電流保護回路
の配線どおりに、半導体装置の上に形成したＮ型ＦＥ
Ｔ、Ｐ型ＦＥＴ、コンデンサー、抵抗のそれぞれの素子
をアルミニウム配線で結ぶ。次に、交流形過電流保護回
路を第４図により説明する。第４図は、１部変更した第
１図の直流形過電流保護回路を２個、逆向き直列に接続
した交流形過電流保護回路である。第４図の破線の枠の
中が第１図の直流形過電流保護回路にあたるところであ
る。破線の枠の中の直流形過電流保護回路は、第１図の
直流形過電流保護回路とほとんど同じであるので、変更
したところを説明する。第１図では、Ｎ型ＦＥＴ３のゲ
ートはＮ型ＦＥＴ１のゲートと接続し、Ｎ型ＦＥＴ１の
ゲートはＰ型ＦＥＴ４のソースに接続し、Ｐ型ＦＥＴ４
のドレインは抵抗５を通じて、Ｐ型ＦＥＴ４のゲートは
抵抗６を通じてＰ型ＦＥＴ２のドレインに接続し、ま
た、Ｎ型ＦＥＴ１のゲートはコンデンサー１０と抵抗１
１を通じてＰ型ＦＥＴ２のドレインに接続しているが、
第４図の破線の枠中の直流形過電流保護回路では、Ｎ型
ＦＥＴ３のゲートはＮ型ＦＥＴ１のゲートと接続し、Ｎ
型ＦＥＴ１のゲートは抵抗１２を通じて外部端子Ｄに接
続し、また、Ｎ型ＦＥＴ１のゲートはコンデンサー１０
と抵抗１１を通じて外部端子Ｄに接続し、そして、ま
た、Ｎ型ＦＥＴ１のゲートは直接外部端子Ｃに接続す
る。その他の部品や配線は、第１図と同じである。今、
破線の枠の中の直流形過電流保護回路を回路１とする。
回路１と同じ直流形過電流保護回路を左右逆にしたもの
を回路２とする。回路２の各部品の符号（番号）は、回
路１の符号と同じ符号にダッシュ［’］を付けたものと
する。そして、外部端子Ｂと外部端子Ｂ’を、外部端子
Ｃと外部端子Ｄ’を、外部端子Ｄと外部端子Ｃ’を接続
して、回路１と回路２を接続する。この接続により、２
個の直流形過電流保護回路を逆向き直列に接続して交流
形過電流保護回路が形成できる。この交流形過電流保護
回路のはたらきを説明する。端子Ａにプラス、端子Ａ’
にマイナスの電圧Ｖ_ＡＡ’がかかると、Ｎ型ＦＥＴ１，
３とＰ型ＦＥＴ２とが互いに作用し合って過電流を遮断
し、端子Ａ’にプラス、端子Ａにマイナスの電圧
Ｖ_ＡＡ’がかかると、Ｎ型ＦＥＴ１’，３’とＰ型ＦＥ
Ｔ２’とが互いに作用し合って過電流を遮断して、過電
流保護のはたらきをする。外部端子Ｃと外部端子Ｄ’
を、外部端子Ｄと外部端子Ｃ’を接続することにより、
Ｎ型ＦＥＴ１のゲートに接続されている抵抗１１，１２
とコンデンサー１０と、Ｎ型ＦＥＴ１’のゲートに接続
されている抵抗１１’，１２’とコンデンサー１０’と
が、Ｎ型ＦＥＴ１のゲートとＮ型ＦＥＴ１’のゲートの
間に並列に接続されたことになる。この接続により、端
子Ａにプラス、端子Ａ’にマイナスの電圧Ｖ_ＡＡ’がか
かる時、Ｎ型ＦＥＴ１，３のゲート電圧はＰ型ＦＥＴ２
とＰ型ＦＥＴ２’とＮ型ＦＥＴ１’における各電位差
（電圧降下）の合計になる。つまり、Ｎ型ＦＥＴ１の特
性とＮ型ＦＥＴ１’の特性が僅にズレていても、Ｐ型Ｆ
ＥＴ２の特性とＰ型ＦＥＴ２’の特性が僅かにズレてい
ても、その各ＦＥＴの特性のズレをも含んだ合計の電位
差がＮ型ＦＥＴ１，３のゲート電圧になり、また、同様
に、端子Ａ’にプラス、端子Ａにマイナスの電圧
Ｖ_ＡＡ’がかかる時、Ｎ型ＦＥＴ１’，３’のゲート電
圧はＰ型ＦＥＴ２’とＰ型ＦＥＴ２とＮ型ＦＥＴ１にお
ける各電位差の合計になり、そして、Ｎ型ＦＥＴ１，３
のゲートとＮ型ＦＥＴ１’，３’のゲートは抵抗１２と
抵抗１２’との並列抵抗により接続されているので、電
圧Ｖ_ＡＡ’端子Ａにプラス、端子Ｂにマイナスの方向
と、端子Ａ’にプラス、端子Ａにマイナスの方向の両方
向において、ほぼ同じ特性で過電流を遮断することがで
きる。また、Ｎ型ＦＥＴ１，３のゲートとＮ型ＦＥＴ
１’，３’のゲートは、コンデンサー１０と抵抗１１に
より接続され、並列にコンデンサー１０，と抵抗１１’
により接続されているので、大きな異常電流が流れて
も、端子Ａにプラス、端子Ａ’にマイナスの電圧
Ｖ_ＡＡ’がかかる時、Ｎ型ＦＥＴ１’，３’のゲート電
圧はＮ型ＦＥＴ１，３のゲート電圧に近い電圧に保持さ
れるため、Ｐ型ＦＥＴ２，２’とＮ型ＦＥＴ１’，３’
に大きな電圧がかかるのを防いでＮ型ＦＥＴ３が遮断す
ることができ、同様に、端子Ａ’にプラス、端子Ａにマ
イナスの電圧Ｖ_ＡＡ’がかかる時、Ｐ型ＦＥＴ２’，２
とＮ型ＦＥＴ１，３に大きな電圧がかかるのを防いでＮ
型ＦＥＴ３’が遮断することができる。この交流形過電
流保護回路の遮断の静特性を第１１図に示す。次に、交
流形過電流保護半導体装置の製造方法を第５図から第１
０図において説明する。第５図は、Ｓｉウエハに並ぶ各
チップ（ペレット）と、そのチップ上の各デバイスの基
本的な配置であるパターンを示している。Ｓｉウエハ上
において隣合って並ぶ２個のチップ７０，７７をペアー
とし、チップ７０にＮ型ＦＥＴを形成するＮ領域７１と
Ｐ型ＦＥＴを形成するＰ領域７２とコンデンサーや抵抗
を形成するＣＲ領域７３とワイヤー・ボンディングを行
うＢ’ｇ領域（第４図の破線の中の外部への端子Ｂ、端
子Ｃ、端子Ｄにあたる）のＣ領域７４、Ｄ領域７５、Ｂ
領域７６を形成する。第４図の端子ＢがＢ領域に、端子
ＣがＣ領域に、端子ＤがＤ領域にあたる。チップ７０の
裏面は第４図の外部への端子Ａにあたる。Ｎ領域７１は
第４図のＮ型ＦＥＴ１，３を形成する領域にあたり、Ｐ
領域７２はＰ型ＦＥＴ２を形成する領域にあたり、ＣＲ
領域７３はコンデンサー１０や抵抗８，９，１１，１２
を形成する領域にあたる。第４図のＰ型ＦＥＴ２のゲー
トに接続されているＰ型ＦＥＴ７は、Ｐ領域７２に含ま
れても、ＣＲ領域７３に含まれてもよい。チップ７７に
Ｎ領域７８とＰ領域７９とＣＲ領域８０とＢ’ｇ領域の
Ｄ’領域８１、Ｃ’領域８２、Ｂ’領域８３を形成す
る。そして、チップ７０とチップ７７において、Ｎ領域
７１とＮ領域７８とは隣合うように位置し、Ｐ領域７２
とＰ領域７９とは隣合うように位置し、ＣＲ領域７３と
ＣＲ領域８０とは互いに離れたところに位置し、Ｃ領域
７４、Ｄ領域７５、Ｂ領域７６は縦１列に並べてチップ
７０の左端に位置し、Ｄ’領域８１、Ｃ’領域８２、
Ｂ’領域８３は縦１列に並べてチップ７７の右端に位置
して、チップ７０とチップ７７の間を中心として左右対
称に、チップ７０とチップ７７の各デバイス領域を配置
する。次に、第６図のように、１個の外囲器のリード８
５にチップ７７をマウントし、別のリード８６にチップ
７０をマウントする。チップ７７とチップ７０をワイヤ
ー・ボンディングで結ぶために、チップ７７のＢ’ｇ領
域と、チップ７０のＢ’ｇ領域とが隣合って近くに位置
するようにマウントする。そして、Ｄ’領域８１とＣ領
域７４をワイヤー８７で接続し、Ｃ’領域８２とＤ領域
７５をワイヤー８８で接続し、Ｂ’領域８３とＢ領域７
６をワイヤー８９で接続して、チップ７７とチップ７０
を逆向き直列に接続する。このように、チップ７０の
Ｂ’ｇ領域のＣ領域７４、Ｄ領域７５、Ｂ領域７６は縦
１列に並べてチップ７０の左端に位置し、チップ７７の
Ｂ’ｇ領域のＤ’領域８１、Ｃ’領域８２、Ｂ’領域８
３は縦１列に並べてチップ７７の右端に位置し、そし
て、チップ７０のＢ’ｇ領域とチップ７７のＢ，ｇ領域
が隣合って近くに位置するようにマウントすることによ
り、チップ７０とチップ７７を接続するワイヤー８７，
８８，８９を短くすることができる。また、チップ７０
のＢ’ｇ領域はＣ領域７４、Ｄ領域７５、Ｂ領域７６の
順に縦１列に並べ、チップ７７のＢ’ｇ領域はＤ’領域
８１、Ｃ’領域８２、Ｂ’領域８３の順に縦１列に並べ
ることにより、Ｄ’領域８１とＣ領域７４を接続するワ
イヤー８７と、Ｃ’領域８２とＤ領域７５を接続するワ
イヤー８８とが交差することなくそれぞれ接続すること
ができる。別の実施例を第７図、第８図において説明す
る。第７図のチップ９１とチップ１０１は、同じパター
ンである。チップ９１にＮ型ＦＥＴを形成するＮ領域９
２とＰ型ＦＥＴを形成するＰ領域９３とコンデンサーや
抵抗を形成するＣＲ領域９４を縦１列に配置し、チップ
９１の左端にＢ’ｇ領域のＣ領域９５、Ｄ領域９６、Ｂ
領域９７をこの順に、右端にＢ’ｇ領域のＤ領域９８、
Ｃ領域９９、Ｂ領域１００をこの順に配置する。Ｃ領域
９５とＣ領域９９、Ｄ領域９６とＤ領域９８、Ｂ領域９
７とＢ領域１００は、それぞれ接続され、電気的に同じ
ものである。第４図の端子ＢがＢ領域に、端子ＣがＣ領
域に、端子ＤがＤ領域にあたる。チップ９１の裏面は第
４図の外部への端子Ａにあたる。Ｎ領域９２は第４図の
Ｎ型ＦＥＴ１，３を形成する領域にあたり、Ｐ領域９３
はＰ型ＦＥＴ２を形成する領域にあたり、ＣＲ領域９４
はコンデンサー１０や抵抗８，９，１１，１２を形成す
る領域にあたる。同様に、チップ１０１にＮ領域とＰ領
域とＣＲ領域を縦１列に配置し、チップ１０１の左端に
Ｂ’ｇ領域をＣ’領域、Ｄ’領域、Ｂ’領域の順に、右
端にＢ’ｇ領域をＤ’領域１０２、Ｃ’領域１０３、
Ｂ’領域１０４の順に配置する。次に、第８図のよう
に、１個の外囲器のリード１０５にチップ１０１をマウ
ントし、別のリード１０６にチップ９１をマウントす
る。そして、Ｄ’領域１０２とＣ領域９５をワイヤー１
０７で接続し、Ｃ’領域１０３とＤ領域９６をワイヤー
１０８で接続し、Ｂ’領域１０４とＢ領域９７をワイヤ
ー１０９で接続し、チップ１０１とチップ９１を逆向き
直列に接続する。このように、１個のチップに、互いに
接続され電気的に同じものである２つのＢ’ｇ領域を、
左端に１つ、右端に１つ、形成することにより、外囲器
のリードにマウントしたチップ１０１とチップ９１の互
いに隣合う近くのＢ’ｇ領域とＢ’ｇ領域をワイヤーで
接続することができ、この２個のチップを接続するワイ
ヤー１０７，１０８，１０９を短くすることができる。
また、チップ９１のＢ’ｇ領域は左端にＣ領域、Ｄ領
域、Ｂ領域の順に、右端にＤ領域、Ｃ領域、Ｂ領域の順
に縦１列に並べ、同様に、チップ１０１のＢ’ｇ領域は
左端にＣ’領域、Ｄ’領域、Ｂ’領域の順に、右端に
Ｄ’領域、Ｃ’領域、Ｂ’領域の順に縦１列に並べるこ
とにより、Ｄ’領域１０２とＣ領域９５を接続するワイ
ヤー１０７と、Ｃ’領域１０３とＤ領域９６を接続する
ワイヤー１０８とが交差することなくそれぞれ接続する
ことができる。次に、定格電流値を正確に容易に定める
ことができる製造方法を第９図において説明する。ここ
で説明する定格電流値を定める方法は、直流形過電流保
護半導体装置をＳｉウエハ上のチップとして製造する
時、蒸着によってアルミ配線を行う工程の前の工程まで
は、どの定格電流値のチップも全く同じ製造条件、同じ
製造方法で製造され、アルミ配線を行う工程において、
ある定格電流値にするために必要である範囲のみにアル
ミ配線を行って、その定格電流値を定める方法である。
第９図の実施例を説明する。領域１２０は、今、第５図
のＮ領域７１にあたるＮ型ＦＥＴを形成するＮ領域と仮
定する。領域１２１，１２２，１２３，１２４，１２
５，１２６は、Ｎ型ＦＥＴのソース領域であり、点線四
角形の領域は、Ｎ型ＦＥＴのドレイン領域である。図面
を分かり易くするために、アルミ配線はソース領域のみ
記入しているが、実際はソース領域とドレイン領域の両
方にアルミ配線を行う。そして、例えば、アルミ配線１
２７は、ある定格電流値を出すために必要な範囲のソー
ス領域１２３，１２４，１２５，１２６のみに行う。
ドレイン領域のアルミ配線は、全部の範囲に、または、
必要な範囲のみに行う。Ｐ型ＦＥＴを形成するＰ領域に
おいても、同様に、アルミ配線は、ある定格電流値を出
すために必要な範囲のソース領域やドレイン領域のみに
行う。このアルミ配線を行う範囲を変えて定格電流値を
決める方法によれば、どの定格電流値のチップもアルミ
配線工程を除いて、全く同じ製造条件、同じ製造方法で
製造できるので、いつも決まった特性のチップを得るこ
とができ、そして、アルミ配線の範囲を変えて正確な定
格電流値を得ることができるので、特性が安定し定格電
流値が揃った過電流保護半導体装置を製造することがで
きる。また、Ｎ領域をいくつかのブロックに分けて、い
くつかの中の必要なブロックのみにアルミ配線を行うこ
とによって、定格電流値を定めることもできる。次に、
定格電流値を正確に容易に定めることができる別の製造
方法を第１０図において説明する。ここで説明する定格
電流値を定める方法は、直流形過電流保護半導体装置を
Ｓｉウエハ上のチップとして製造する時、最終工程の蒸
着によってアルミ配線を行う工程も含めた全製造工程
を、どの定格電流値のチップも全く同じ製造条件、同じ
製造方法で製造する。そして、ウエハ・ブローバを用い
て、出来上がった各チップをウエハのままでテストし、
必要な定格電流値になるようにアルミ配線の１部をレー
ザー等で切断して切り離し、その定格電流値を定める方
法である。第１０図の実施例を説明する。領域１３０
は、今、第５図のＮ領域７１にあたるＮ型ＦＥＴを形成
するＮ領域と仮定する。実線四角形の領域１３８は、Ｎ
型ＦＥＴのソース領域であり、他の実線四角形の領域も
同様にソース領域である。点線四角形の領域１３９は、
Ｎ型ＦＥＴのドレイン領域であり、他の点線四角形も同
様にドレイン領域である。出来上がったチップには、全
部のソース領域にアルミ配線１３１が行われている。図
面を分かり易くするために、アルミ配線はソース領域の
み記入しているが、実際はソース領域とドレイン領域の
両方にアルミ配線を行う。そして、ウエハ・ブローバを
用いて、出来上がった各チップをウエハのままでテスト
し、各チップの出来上がりの特性を確認した上で、必要
な定格電流値になるようにアルミ配線の１部をレーザー
等で切断して切り離し、定格電流値を定める。例えば、
アルミ配線１３２を箇所１３５で、アルミ配線１３３を
箇所１３６で、アルミ配線１３４を箇所１３７で切断し
て、アルミ配線１３１から切り離して、必要な定格電流
値に合わせる。ドレイン領域は、全部のドレイン領域に
アルミ配線を行ったままでも、また、ソース領域と同様
に、アルミ配線の１部を切り離してもよい。この方法に
よれば、ウエハ・ブローバを用いて、出来上がったチッ
プの特性を確認した上で、アルミ配線の１部を切断して
切り離し、定格電流値を定めることができる。Ｐ型ＦＥ
Ｔを形成するＰ領域においても、同様に、必要な定格電
流値になるようにアルミ配線の１部をレーザー等で切断
して切り離し、定格電流値を定める。また、この方法に
よれば、ＣＲ領域のコンデンサーをいくつかのブロック
に分けて並列に形成しておき、並列に接続するブロック
数を変えてコンデンサー容量を調整し、また、抵抗も並
列に形成しておき、並列に接続する抵抗数を変えて抵抗
値を調整して、遮断特性を変えることができる。 【６】発明の効果 本発明の直流形過電流保護回路は、接合形電界効果半導
体と抵抗とコンデンサーで構成されているために、ピン
チオフ電圧の小さい電界効果半導体で回路を構成すれ
ば、正常電流が流れる時の過電流保護回路における電圧
降下を小さくでき、また、負荷回路の正常電流は接合形
電界効果半導体のみを流れ、１つのＰＮ接合も横切らな
いために、正常電流はゼロから正常値までスムーズに立
ち上がることができる。また、本発明の直流形過電流保
護回路のＮ型ＦＥＴ１，３のゲートは、Ｐ型ＦＥＴ４の
ソースに接続され、Ｐ型ＦＥＴ４のドレインは抵抗５を
通じて、ゲートは抵抗６を通じて、Ｐ型ＦＥＴ２のドレ
インに接続されているため、Ｎ型ＦＥＴ１，３のゲート
は、抵抗値のあまり大きくない抵抗を通じて直接にＰ型
ＦＥＴ４のドレインに接続されているのとほぼ同じであ
る。また、同様に、Ｐ型ＦＥＴ２のゲートは、抵抗８を
通じてＰ型ＦＥＴ７のドレインに、抵抗９を通じてＰ型
ＦＥＴ７のゲートに接続され、Ｐ型ＦＥＴ７のソースは
Ｎ型ＦＥＴ１のドレインに接続されているため、Ｐ型Ｆ
ＥＴ２のゲートは、抵抗値のあまり大きくない抵抗を通
じて直接にＮ型ＦＥＴ１のドレインに接続されているの
とほぼ同じである。このために、正常電流が流れている
時は、常に、Ｎ型ＦＥＴ１，３のゲート電圧は、Ｐ型Ｆ
ＥＴ２のドレインの電圧になり、Ｐ型ＦＥＴ２のゲート
電圧は、Ｎ型ＦＥＴ１のドレインの電圧になる。このこ
とにより、本発明の直流形過電流保護回路に外部から強
い電界や強い磁界がかかっても、過電流保護回路を構成
する電界効果半導体のゲート電圧が不安定になることが
ないので、本発明の直流形過電流保護回路は強い電界や
強い磁界がかかる負荷回路に使用しても、正確に異常電
流を遮断し、負荷回路を保護することができる。そし
て、また、異常電流を遮断した時は、遮断時にかかった
Ｎ型ＦＥＴ１，３とＰ型ＦＥＴ２のゲート電圧は、高抵
抗状態のＰ型ＦＥＴ４とＰ型ＦＥＴ７に阻まれて、長く
保持されるため、長周期のパルス状の異常電流に対して
も、遮断後の周期ごとに尖頭状の異常電流が流れること
なく、完全に遮断することができる。また、本発明の直
流形過電流保護回路のＮ型ＦＥＴ１，３のゲートは、コ
ンデンサー１０と抵抗１１を通じてＰ型ＦＥＴ２のドレ
インに接続されているので、大きな異常電流が流れて
も、Ｎ型ＦＥＴ３のゲート電圧はＰ型ＦＥＴ２のドレイ
ンの電圧に近い電圧に保持さるため、Ｐ型ＦＥＴ２に大
きな電圧がかかるのを防いで、必要な遅延時間、遮断特
性を出すことができる。本発明の直流形過電流保護半導
体装置の製造方法によれば、接合形電界効果半導体を形
成する通常の工程に、コンデンサーの酸化膜ＳｉＯ_２を
形成するための熱酸化工程を加えるだけで、直流形過電
流保護半導体装置を製造することができる。本発明の直
流形過電流保護回路のＰ型ＦＥＴ４，７を、ソース・ド
レイン・ゲートの接続の方向を逆にしたＮ型ＦＥＴに置
き換えて構成することもできる。また、本発明の直流形
過電流保護回路は接合形電界効果半導体で構成されてい
るが、Ｎ型ＦＥＴ１をデプレッション形ＭＯＳ形電界効
果半導体に置き換えて構成することもできる。本発明の
第２図の直流形過電流保護半導体装置のＰ型領域３２，
３３，３４，３５は、別々に形成しているが、これらの
Ｐ型領域を１つに、または、いくつかにまとめて形成す
ることもできる。本発明の交流形過電流保護回路は、２
個の直流形過電流保護回路を逆向き直列に接続し、端子
Ｂと端子Ｂ’を接続するだけでなく、端子Ｃと端子
Ｄ’、端子Ｄと端子Ｃ’を接続して、Ｎ型ＦＥＴ１，３
のゲートとＮ型ＦＥＴ１’，３’のゲートを抵抗１２と
抵抗１２’との並列抵抗を通じて接続するので、Ｎ型Ｆ
ＥＴ１の特性とＮ型ＦＥＴ１’の特性が僅かにズレてい
ても、Ｐ型ＦＥＴ２の特性とＰ型ＦＥＴ２’の特性が僅
かにズレていても、また抵抗１２の抵抗値と抵抗１２’
の抵抗値が僅かにズレていても、交流の両方向の過電流
をほぼ同じ特性で遮断することができる。本発明の交流
形過電流保護半導体装置は、本発明の直流形過電流保護
半導体装置２個を１個の外囲器にマウントして、逆向き
直列に接続することにより、簡単に製造することができ
る。Ｓｉウエハ上において隣合って並ぶ２個のチップを
ペアーとし、ペアーである２個のチップの間を中心とし
て左右対称に、その２個のチップを構成する各デバイス
の領域を配置することにより、特性の揃った２個のチッ
プ（直流形過電流保護導体装置）を製造することがで
き、そして、外囲器にマウントした時、その２個のチッ
プのＢ’ｇ領域を近くに隣合って配置することができ、
その２個のチップを接続するワイヤーを短くすることが
できる。そして、ペアーの左側のチップのＢ’ｇ領域は
Ｃ領域、Ｄ領域、Ｂ領域の順に並べ、右側のチップの
Ｂ’ｇ領域はＤ’領域、Ｃ’領域、Ｂ’領域の順に並べ
ることにより、Ｄ’領域とＣ領域を接続するワイヤー
と、Ｃ’領域とＤ領域を接続するワイヤーとが、交差す
ることなくそれぞれ接続できる。チップを構成する各デ
バイスの領域を縦方向に１列に配置し、そして、互いに
接続され電気的に同じものである２つのＢ’ｇ領域を、
１個のチップの左端と右端に１組づつ配置することによ
り、外囲器に２個のチップをマウントした時、各チップ
は隣のチップに近い方のＢ’ｇ領域どうしを接続するこ
とができるので、その２個のチップを接続するワイヤー
を短くすることができる。そして、チップのＢ’ｇ領域
は左端にＣ領域、Ｄ領域、Ｂ領域の順に並べ、右端にＤ
領域、Ｃ領域、Ｂ領域の順に並べることにより、Ｄ領域
と隣のチップのＣ領域を接続するワイヤーと、Ｃ領域と
隣のチップのＤ領域を接続するワイヤーとが、交差する
ことなくそれぞれ接続することができる。本発明の定格
電流値を定める方法によれば、アルミ配線工程の前の工
程までは、全く同じ製造条件、製造方法で製造できるの
で、いつも決まった特性のチップを得ることができ、そ
して、アルミ配線の範囲を変えて正確な定格電流値を得
ることができるので、特性が揃ったチップ（直流形過電
流保護半導体装置）を製造できる。また、アルミ配線工
程を含めた全製造工程を、全く同じ製造条件、製造方法
で製造し、そして、ウエハ・ブローバを用いて、出来上
がったチップの特性を確認した上で、アルミ配線の１部
を切断して切り離して、定格電流値、遮断特性を定める
ことができる。 【図面の簡単な説明】 第１図は直流形過電流保護回路図、第２図は直流形過電
流保護半導体装置の断面図、第３図は直流形過電流保護
回路の遮断の静特性図、第４図は交流形過電流保護回路
図、第５図から第８図はチップのパターンの実施例とそ
のチップをマウントした図、第９図、第１０図は定格電
流値を定める方法を示す図、第１１図は交流形過電流保
護回路の遮断の静特性図である。 １，３……Ｎ型ＦＥＴ、２，４，７……Ｐ型ＦＥＴ、
５，６，８，９，１１……抵抗、１０……コンデンサ
ー、３１……Ｎ⁻型シリコン基板、３６，３７，３８，
３９……Ｐ^＋型領域、３２，３３，３４，３５，６５，
６６……Ｐ型領域、４０，４１，４２，４３……Ｎ^＋型
領域、４５，４６……Ｎ⁻型、Ｎ型エピタキシャル層、
４７，４８，４９……Ｐ型エピタキシャル層、５０……
酸化膜ＳｉＯ_２、６０，６１，６２……Ｎ^＋型ポリシリ
コン層、５１，５２，５３，５４，５５，５７，５８，
５９……Ｐ^＋型ポリシリコン領域、５６……ポリシリコ
ン層、７０，７７，９１，１０１……チップ、８５，８
６，１０５，１０６……リード、８７，８８，８９，１
０７，１０８，１０９……ワイヤー、１２７，１３１，
１３２，１３３，１３４……アルミ配線 【手続補正２】 【補正対象書類名】図面 【補正対象項目名】第２図 【補正方法】変更 【補正内容】 【第２図】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/56 Ｃ

Claims (1)

1. 【特許請求の範囲】 【１】Ｎ型接合形電界効果半導体（１）のソースとＰ型
   接合形電界効果半導体（２）のソースとを接続し、Ｎ型
   接合形電界効果半導体（１）のドレインとＮ型接合形電
   界効果半導体（３）のソースとを接続し、Ｎ型接合形電
   界効果半導体（３）のゲートはＮ型接合形電界効果半導
   体（１）のゲートと接続し、Ｎ型接合形電界効果半導体
   （１）のゲートはＰ型接合形電界効果半導体（４）のソ
   ースに接続し、Ｐ型接合形電界効果半導体（４）のドレ
   インは抵抗（５）を通じて、Ｐ型接合形電界効果半導体
   （４）のゲートは抵抗（６）を通じてＰ型接合形電界効
   果半導体（２）のドレインに接続し、同時に、Ｎ型接合
   形電界効果半導体（１）のゲートはコンデンサー（１
   ０）と抵抗（１１）を通じてＰ型接合形電界効果半導体
   （２）のドレインに接続し、Ｐ型接合形電界効果半導体
   （２）のゲートは、抵抗（８）を通じてＰ型接合形電界
   効果半導体（７）のドレインに、抵抗（９）を通じてＰ
   型接合形電界効果半導体（７）のゲートに接続し、Ｐ型
   接合形電界効果半導体（７）のソースはＮ型接合形電界
   効果半導体（１）のドレインに接続し、Ｎ型接合形電界
   効果半導体（３）のドレインを外部へのプラス側の端子
   とし、Ｐ型接合形電界効果半導体（２）のドレインを外
   部へのマイナス側の端子とする直流形過電流保護回路 【２】Ｎ型接合形電界効果半導体（１）とＰ型接合形電
   界効果半導体（２）のピンチオフ電圧とコンダクタンス
   は、絶対値において、ほぼ同じ程度の大きさの特性であ
   り、Ｎ型接合形電界効果半導体（３）のピンチオフ電圧
   とコンダクタンスは、Ｎ型接合形電界効果半導体（１）
   とＰ型接合形電界効果半導体（２）のピンチオフ電圧と
   コンダクタンスより、絶対値において、大きい特性であ
   る請求項１記載の直流形過電流保護回路 【３】Ｎ型接合形電界効果半導体（１，３）のゲートは
   Ｐ型接合形電界効果半導体（４）のソースに接続し、Ｐ
   型接合形電界効果半導体（４）のドレインは抵抗（５）
   を通じて、Ｐ型接合形電界効果半導体（４）のゲートは
   抵抗（６）を通じてＰ型接合形電界効果半導体（２）の
   ドレインに接続している請求項１記載の直流形過電流保
   護回路 【４】Ｐ型接合形電界効果半導体（２）のゲートは、抵
   抗（８）を通じてＰ型接合形電界効果半導体（７）のド
   レインに、抵抗（９）を通じてＰ型接合形電界効果半導
   体（７）のゲートに接続し、Ｐ型接合形電界効果半導体
   （７）のソースはＮ型接合形電界効果半導体（１）のド
   レインに接続している請求項１記載の直流形過電流保護
   回路 【５】Ｎ型接合形電界効果半導体（１，３）のゲート
   が、コンデンサー（１０）と抵抗（１１）を通じてＰ型
   接合形電界効果半導体（２）のドレインに接続されてい
   る請求項１記載の直流形過電流保護回路 【６】Ｎ⁻型シリコン基板（３１）の表面にＰ型領域
   （３２，３３，３４，３５，７１，７２）とＰ^＋領域
   （３６，３７，３８，３９）を形成し、Ｐ^＋型領域（３
   ６，３７）の上にＮ⁻型エピタキシャル層（４６）を形
   成し、Ｎ⁻型エピタキシャル層（４６）の上にＮ^＋型ポ
   リシリコン領域（６０，６１，６２）を形成し、Ｐ型領
   域（３５）にＮ^＋型領域（４３）を形成し、Ｎ^＋型領域
   （４３）の上にＰ型エピタキシャル層（４９）を形成
   し、Ｐ型エピタキシャル層（４９）の上にＰ^＋型ポリシ
   リコン領域（５７，５８，５９）を形成し、Ｐ型領域
   （３４）にＮ^＋型領域（４２）を形成し、Ｎ^＋型領域
   （４２）の上にＮ⁻型エピタキシャル層（４５）を形成
   し、Ｎ⁻型エピタキシャル層（４５）の表面に必要な厚
   さの酸化膜ＳｉＯ_２（５０）を形成し、酸化膜ＳｉＯ_２
   （５０）の上にポリシリコン層）５６）を形成し、Ｐ型
   領域（３３）にＮ^＋型領域（４１）を形成し、Ｎ^＋型領
   域（４１）の上にＰ型エピタキシャル層（４８）を形成
   し、Ｐ型エピタキシャル層（４８）の上にＰ^＋型ポリシ
   リコン領域（５３，５４，５５）を形成し、Ｐ型領域
   （３２）にＮ^＋型領域（４０）を形成し、Ｎ^＋型領域
   （４０）の上にＰ型エピタキシャル層（４７）を形成
   し、Ｐ型エピタキシャル層（４７）の上にＰ^＋型ポリシ
   リコン領域（５１，５２）を形成し、Ｎ⁻型シリコン基
   板（３１）の裏面にＮ^＋型領域（４４）を形成し、Ｐ^＋
   型領域（３８，３９）をＰ^＋型領域（３６，３７）のガ
   ードリングとし、Ｐ型領域（７１，７２）をＰ型領域
   （３２，３３，３４，３５）のガードリングとした直流
   形過電流保護半導体装置 【７】Ｐ^＋型領域（３６，３７）をゲートとし、Ｐ^＋型
   領域（３６）とＰ^＋型領域（３７）の間をチャンネルと
   して、Ｎ⁻型シリコン基板（３１）をドレイン、Ｎ^＋型
   ポリシリコン領域（６１）をソースとするＮ型接合形電
   界効果半導体を形成し、そのＮ型接合形電界効果半導体
   の上に、Ｎ⁻型エピタキシャル層（４６）をチャンネル
   として、Ｎ^＋型ポリシリコン領域（６１）をドレイン、
   Ｎ^＋型ポリシリコン領域（６０，６２）をソースとする
   Ｎ型接合形電界効果半導体を形成した請求項６記載の直
   流形過電流保護半導体装置 【８】Ｐ型領域（３５）にＮ^＋型領域（４３）を下部ゲ
   ートとし、Ｐ型エピタキシャル層（４９）をチャンネル
   として、Ｐ^＋型ポリシリコン領域（５８）をドレイン、
   Ｐ^＋型ポリシリコン領域（５７，５９）をソースとする
   Ｐ型接合形電界効果半導体を形成し、Ｐ型領域（３３）
   にＮ^＋型領域（４１）を下部ゲートとし、Ｐ型エピタキ
   シャル層（４８）をチャンネルとして、Ｐ^＋型ポリシリ
   コン領域（５４）をドレイン、Ｐ^＋型ポリシリコン領域
   （５３，５５）をソースとするＰ型接合形電界効果半導
   体を形成した請求項６記載の直流形過電流保護半導体装
   置 【９】Ｐ型領域（３４）にＮ^＋型領域（４２）を下部電
   極とし、Ｎ⁻型エピタキシャル層（４５）を熱酸化して
   形成した酸化膜ＳｉＯ_２（５０）を挟んで、ポリシリコ
   ン層（５６）を上部電極とするコンデンサーを形成し、
   Ｐ型領域（３２）にＰ型エピタキシャル層（４７）を抵
   抗部とし、Ｐ^＋型ポリシリコン領域（５１，５２）を両
   端の電極とする抵抗を形成した請求項６記載の直流形過
   電流保護半導体装置 【１０】直流形過電流保護回路２個を、端子（Ｂ）と端
   子（Ｂ’）を接続して逆向き直列に接続し、端子（Ｃ）
   と端子（Ｄ’）、端子（Ｄ）と端子（Ｃ’）を接続し
   て、Ｎ型接合形電界効果半導体（１，３）のゲートとＮ
   型接合形電界効果半導体（１’，３’）のゲートを抵抗
   （１２）と抵抗（１２’）との並列抵抗を通じて接続
   し、また、コンデンサー（１０）と抵抗（１１）を直列
   に接続した組と、コンデンサー（１０’）と抵抗（１
   １’）を直列に接続した組とを並列して接続し、端子
   （Ａ）と端子（Ａ’）を外部への両端の端子とした交流
   形過電流保護回路 【１１】直流形過電流保護半導体装置２個を、１個の外
   囲器にマウントし、逆向き直列に接続して形成した交流
   形過電流保護半導体装置 【１２】 Ｓｉウエハ上において隣合って並ぶ２個のチ
   ップ（直流形過電流保護半導体装置）を交流形過電流保
   護半導体装置を構成するペアーとし、ぺアーである２個
   のチップの間を中心として左右対称に、その２個のチッ
   プを構成する各デバイスの領域を配置したペアーのチッ
   プ（直流形過電流保護半導体装置） 【１３】ペアーの左側のチップのＢ’ｇ領域はチップの
   左端にＣ領域、Ｄ領域、Ｂ領域の順に並ベ、ぺアーの右
   側のチップのＢ’ｇ領域はチップの右端にＤ’領域、
   Ｃ’領域、Ｂ’領域の順に並べた請求項１２記載）のチ
   ップ（直流形過電流保護半導体装置） 【１４】ペアーの一方のチップのＢ’ｇ領域と他方のチ
   ップのＢ’ｇ領域とが近くに隣合うように、ペアーのチ
   ップを１個の外囲器にマウントして形成した請求項１１
   記載の交流形過電流保護半導体装置 【１５】チップを構成する各デバイスの領域を縦方向１
   列に配置し、互いに接続され電気的に同じものである２
   つのＢ’ｇ領域を、１個のチップの左端と右端に１組づ
   つ配置したチップ（直流形過電流保護半導体装置） 【１６】１個のチップの左端のＢ’ｇ領域はＣ領域、Ｄ
   領域、Ｂ領域の順に並ベ、右端のＢ’ｇ領域はＤ領域、
   Ｃ領域、Ｂ領域の順に並べた請求項１記載のチップ（直
   流形過電流保護半導体装置） 【１７】互いに接続され電気的に同じものである２つの
   Ｂ’ｇ領域を、１個のチップの左端と右端に１組づつ配
   置したチップを２個、１個の外囲器にマウントし、各チ
   ップの隣のチップに近い方のＢ’ｇ領域どうしを接続し
   て形成した請求項１１記載の交流形過電流保護半導体装
   置 【１８】チップを製造する工程のアルミ配線工程におい
   て、アルミ配線の範囲を変えて定格電流値を定めた請求
   項１２，１５記載のチップ（直流形過電流保護半導体装
   置） 【１９】チップを製造する工程のアルミ配線工程も含め
   た全工程を同じ製造条件、製造方法で製造したチップ
   を、ウエハ・ブローバを用いて、チップの特性を確認し
   ながらアルミ配線の１部を切断して切り離して、定格電
   流値や遮断特性を定めた請求項１２，１５記載のチップ
   （直流形過電流保護半導体装置）