JPS6153761A - 半導体装置 - Google Patents
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- JPS6153761A JPS6153761A JP59174947A JP17494784A JPS6153761A JP S6153761 A JPS6153761 A JP S6153761A JP 59174947 A JP59174947 A JP 59174947A JP 17494784 A JP17494784 A JP 17494784A JP S6153761 A JPS6153761 A JP S6153761A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に関し、特に半導体装置の入力保
護回路に適用して有効な技術に関するものである。
護回路に適用して有効な技術に関するものである。
半導体基板に形成される内部回路を外部サージ電圧から
保護するために、入力ボンディングパッドと内部回路の
ゲート入力との間に入力保護回路が設けられている。
保護するために、入力ボンディングパッドと内部回路の
ゲート入力との間に入力保護回路が設けられている。
入力保護回路は入力ボンディングバッドに入る外部サー
ジ電圧を、Ｎ＋型型心導体領域らなる保護抵抗、および
クランプ用ＭＯ８ＦＥＴによって順次下げている。そし
て、内部回路の入力段ＭＯ３ＦＥＴのゲートにかかる電
圧をゲート絶縁膜の破壊耐圧以下に抑えている。すなわ
ち、保護抵抗３を形成するＮ＋＋半導体領域と半導体基
板との接合の逆方向ブレークダウン電圧が約２５Ｖ、そ
してクランプ用ＭＯ８ＦＥＴのサーフェスブレークダウ
ン電圧が約十数■である。このため入力段のへ１０８Ｆ
Ｅ’］”のゲート電極に印加される電圧はゲート絶縁膜
の破淡耐圧（約３０■）以下となり外部サージ電ＥＦ：
Ｖ！：よって内部回路が破壊されることはない。
ジ電圧を、Ｎ＋型型心導体領域らなる保護抵抗、および
クランプ用ＭＯ８ＦＥＴによって順次下げている。そし
て、内部回路の入力段ＭＯ３ＦＥＴのゲートにかかる電
圧をゲート絶縁膜の破壊耐圧以下に抑えている。すなわ
ち、保護抵抗３を形成するＮ＋＋半導体領域と半導体基
板との接合の逆方向ブレークダウン電圧が約２５Ｖ、そ
してクランプ用ＭＯ８ＦＥＴのサーフェスブレークダウ
ン電圧が約十数■である。このため入力段のへ１０８Ｆ
Ｅ’］”のゲート電極に印加される電圧はゲート絶縁膜
の破淡耐圧（約３０■）以下となり外部サージ電ＥＦ：
Ｖ！：よって内部回路が破壊されることはない。
入力保護回路には、上記のように、外部サージ電圧が直
接印加されるので、その破壊耐圧を十分高くする必要が
ある。
接印加されるので、その破壊耐圧を十分高くする必要が
ある。
本発明者の検討によれば、入力保護回路の？ｌ壊強度を
向上させるためには、入力ポンディングバンドが保護抵
抗である半導体領域に接続する部分（人力コンタクト部
）における接合の破壊耐圧な向上させれば良い。しかし
ながら、さらに本発明者が検討したところによれば、入
力コンタクト部の破壊耐圧を向上させても、外部サージ
電圧（電流）のエネルギーは逃げ場がなく、保護抵抗を
形成する半導体領域に流れ込みこの保護抵抗を破壊する
こととなる。本発明者等は、入力コンタクト部からのエ
ネルギーを他の領域に逃がすｔ−めに入力コンタクト部
に寄生ＭＯ８ＦＥＴを形成することを試みた。しかし、
この場合、寄生ＭＯ３ＦＥＴ自体に大電流が流れて電流
破壊してしまうという問題点があった、 なお、入力保護回路については、たとえば、日経マグロ
ウヒル社、日経エレクトロニクス、１９８３年】月３１
日号、Ｐ２Ｓ５に示されている。
向上させるためには、入力ポンディングバンドが保護抵
抗である半導体領域に接続する部分（人力コンタクト部
）における接合の破壊耐圧な向上させれば良い。しかし
ながら、さらに本発明者が検討したところによれば、入
力コンタクト部の破壊耐圧を向上させても、外部サージ
電圧（電流）のエネルギーは逃げ場がなく、保護抵抗を
形成する半導体領域に流れ込みこの保護抵抗を破壊する
こととなる。本発明者等は、入力コンタクト部からのエ
ネルギーを他の領域に逃がすｔ−めに入力コンタクト部
に寄生ＭＯ８ＦＥＴを形成することを試みた。しかし、
この場合、寄生ＭＯ３ＦＥＴ自体に大電流が流れて電流
破壊してしまうという問題点があった、 なお、入力保護回路については、たとえば、日経マグロ
ウヒル社、日経エレクトロニクス、１９８３年】月３１
日号、Ｐ２Ｓ５に示されている。
本発明の目的は、入力保護回路に入る外部サー帛
ジ電圧のエネルギーを素子破壊を伴なわずに入力保護回
路の外部に逃がすことのできる半導体装置を提供するこ
とにある。
路の外部に逃がすことのできる半導体装置を提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう、 〔発明の概要〕 本ａにおいて開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
本明細書の記述および添付図面からあきらかになるであ
ろう、 〔発明の概要〕 本ａにおいて開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板の導電型と逆導電型の一対の半導
体領域を形成１−１さらに各々の半導体領域を囲むよう
にこれらと同一導電型であるが不純物０度の低い一対の
ウェル領域を形成している。
体領域を形成１−１さらに各々の半導体領域を囲むよう
にこれらと同一導電型であるが不純物０度の低い一対の
ウェル領域を形成している。
そして、一方の半導体領域は入力ボンディングパッドに
接続され、他方の半導体領域は固定電位に接続されてい
る。従って、入力ポンディングパッドが接続される半導
体領域の下方には濃度の低いウェル領域が存在するので
、ブレークダウン電圧（基板とのＰＮ接合部に１ｊシて
）が向上する。また、各々の半導体領域を囲むウェル領
域は基板を挾んで互いに対向する位置関係にあるので、
これらによってラテラルバイポーラトランジスタが形成
される。このトランジスタはウェル領域が存在するため
、ウェル領域が１「流制限抵抗として働（。
接続され、他方の半導体領域は固定電位に接続されてい
る。従って、入力ポンディングパッドが接続される半導
体領域の下方には濃度の低いウェル領域が存在するので
、ブレークダウン電圧（基板とのＰＮ接合部に１ｊシて
）が向上する。また、各々の半導体領域を囲むウェル領
域は基板を挾んで互いに対向する位置関係にあるので、
これらによってラテラルバイポーラトランジスタが形成
される。このトランジスタはウェル領域が存在するため
、ウェル領域が１「流制限抵抗として働（。
このため、急激に大電流が流れてこれを破壊することな
く、入力ポンディングパノドからの外部サージ電圧のエ
ネルギーを逃がすことができる。従って、入力コンタク
ト部での逆方向ブレークダウン電圧を上げ、かつ、外部
サージ電圧のエネルギー？外部に逃がすことができ破壊
耐圧の向上を達成するものである。
く、入力ポンディングパノドからの外部サージ電圧のエ
ネルギーを逃がすことができる。従って、入力コンタク
ト部での逆方向ブレークダウン電圧を上げ、かつ、外部
サージ電圧のエネルギー？外部に逃がすことができ破壊
耐圧の向上を達成するものである。
また、一方の半導体領域ならびにウェル領域と他方の半
導体領域ならびにウェル領域との間には比較的厚いフィ
ールド絶縁膜か形成されており、入力ポンディングパッ
ドの一部をこの上に配設することによってこれを寄生Ｍ
Ｏ８ＦＥＴのゲートとすることができろ。このため、前
述したように入力コンタクト部の逆方向ブレークダウン
電圧向上とともに、寄生Ｍ ＯＳ Ｉ” Ｅ Ｔの電流
破壊を阻止しながら外部サージ電圧のエネルギーを逃が
すことができ前述の目的を達成するものである。
導体領域ならびにウェル領域との間には比較的厚いフィ
ールド絶縁膜か形成されており、入力ポンディングパッ
ドの一部をこの上に配設することによってこれを寄生Ｍ
Ｏ８ＦＥＴのゲートとすることができろ。このため、前
述したように入力コンタクト部の逆方向ブレークダウン
電圧向上とともに、寄生Ｍ ＯＳ Ｉ” Ｅ Ｔの電流
破壊を阻止しながら外部サージ電圧のエネルギーを逃が
すことができ前述の目的を達成するものである。
〔実施例１〕
以下本発明の半導体装置の実施例を第１図から第３図を
参照して説明する。第１図は実施例１の電気的等価回路
を示し、第２図は実施例１の平面図、第３図は第２図の
切断線ＤＩ−ＩＩＩに沿う断面図である。
参照して説明する。第１図は実施例１の電気的等価回路
を示し、第２図は実施例１の平面図、第３図は第２図の
切断線ＤＩ−ＩＩＩに沿う断面図である。
第１図〜第３図において、符号１は入力ボンディングパ
ッドを示し、符号２は内部回路の入力段ＭＯ８ＦＥＴで
ある。入力ボンディングバンド１とＭＯＳＦＥＴ２のゲ
ート電極との間には保護抵抗３が直列に接続されている
。保護抵抗３０Ｍ０３ＦＥＴ２側の一端にはダイオード
として働くクランプ用ＭＯ８ＦＥＴ４が並列に接続され
ている。
ッドを示し、符号２は内部回路の入力段ＭＯ８ＦＥＴで
ある。入力ボンディングバンド１とＭＯＳＦＥＴ２のゲ
ート電極との間には保護抵抗３が直列に接続されている
。保護抵抗３０Ｍ０３ＦＥＴ２側の一端にはダイオード
として働くクランプ用ＭＯ８ＦＥＴ４が並列に接続され
ている。
入力ボンディングパッド１と入力保護回路９との間に、
寄生ラテラルトランジスタ１０が接続されている。Ｒｗ
およびＲｓは、夫々寄生ラテラルトランジスタ１０を構
成するウェル領域１７゜１８および半導体基板５の持つ
抵抗である。
寄生ラテラルトランジスタ１０が接続されている。Ｒｗ
およびＲｓは、夫々寄生ラテラルトランジスタ１０を構
成するウェル領域１７゜１８および半導体基板５の持つ
抵抗である。
Ｐ型シリコン単結晶からなる半導体基板５０表面には、
厚い（９０００オングストローム）ＳｉＯ□膜からｔｃ
るフィールド絶縁膜６が形成されており、ＭＯＳＦＥＴ
や抵抗等の素子を形成すべき領域（活性領域）を規定Ｉ
〜ている。ポリシリコンからなるＭＯＳＦＥＴ４のゲー
ト電極１２とフィールド絶縁膜６とをマスクとしたひ素
のイオン打込みによって、Ｎ＋型半導体領域７，８が形
成されている。符号１１は５ｉｎ２膜からなるゲート絶
縁膜である。Ｎ 型半導体領域７は第１図に示した保護
回路抵抗３を構成する。Ｎ＋型半導体領域７は、一端側
の領域７ａを入力コンタクト部とし他端側の領域７ｂを
クランプ用ＭＯ８ＦＥＴ４のドレイン領域としているｅ
Ｎ 型半導体領域８はクランプ用ＭＯ８ＦＥＴ４のソー
ス領域である。保護抵抗３はＭＯＳＦＥＴのソース又は
ドレイン領域と同時に形成されろ。半導体領域８にはゲ
ート電極１２が直接接続されている。
厚い（９０００オングストローム）ＳｉＯ□膜からｔｃ
るフィールド絶縁膜６が形成されており、ＭＯＳＦＥＴ
や抵抗等の素子を形成すべき領域（活性領域）を規定Ｉ
〜ている。ポリシリコンからなるＭＯＳＦＥＴ４のゲー
ト電極１２とフィールド絶縁膜６とをマスクとしたひ素
のイオン打込みによって、Ｎ＋型半導体領域７，８が形
成されている。符号１１は５ｉｎ２膜からなるゲート絶
縁膜である。Ｎ 型半導体領域７は第１図に示した保護
回路抵抗３を構成する。Ｎ＋型半導体領域７は、一端側
の領域７ａを入力コンタクト部とし他端側の領域７ｂを
クランプ用ＭＯ８ＦＥＴ４のドレイン領域としているｅ
Ｎ 型半導体領域８はクランプ用ＭＯ８ＦＥＴ４のソー
ス領域である。保護抵抗３はＭＯＳＦＥＴのソース又は
ドレイン領域と同時に形成されろ。半導体領域８にはゲ
ート電極１２が直接接続されている。
半導体基板５の所定の領域には、フィールド絶縁膜６の
形成前にあらかじめ、Ｐ （ＩＪン）のイオン打込みお
よび拡散によってＮ−型のウニ層領域１７． １ ｇが
形成されている。ウェル領域１７．１８と同時に、半導
体基板内に形成されたウェル領域内にはＰチャネル間Ｏ
８ＦＥＴが形成される。ウェル領域１７．１８のシート
抵抗は約数にΩ／四程度である。両ウェル領域１７．１
８間の半導体基板内面には厚い、たとえば、９０００オ
ングストロームのフィールド絶縁膜６が形成されている
。両ウェル領域１７．１８の表面部には、これらウェル
領域１７．１８と同一導電型でこれらより不純物濃度の
旨いＮ＋型半導体頌頭載形成されている。ウェル領域１
７内には、半導体領域７０人カコンタクト部７ａが形成
されている。ウェル領域１７内にはＮ＋型半導体領域１
９ａが形成されている。半導体領域１９ａは、半導体チ
・ノブの外周に形成されるガードリングとし２てのＮ＋
型半導体ｇ域１９の一部を突出させて形成したものであ
る。半導体領域１９．１９ａはＭＯＳＦＥＴのソース又
はドレイン領域と同時に形成されろ。
形成前にあらかじめ、Ｐ （ＩＪン）のイオン打込みお
よび拡散によってＮ−型のウニ層領域１７． １ ｇが
形成されている。ウェル領域１７．１８と同時に、半導
体基板内に形成されたウェル領域内にはＰチャネル間Ｏ
８ＦＥＴが形成される。ウェル領域１７．１８のシート
抵抗は約数にΩ／四程度である。両ウェル領域１７．１
８間の半導体基板内面には厚い、たとえば、９０００オ
ングストロームのフィールド絶縁膜６が形成されている
。両ウェル領域１７．１８の表面部には、これらウェル
領域１７．１８と同一導電型でこれらより不純物濃度の
旨いＮ＋型半導体頌頭載形成されている。ウェル領域１
７内には、半導体領域７０人カコンタクト部７ａが形成
されている。ウェル領域１７内にはＮ＋型半導体領域１
９ａが形成されている。半導体領域１９ａは、半導体チ
・ノブの外周に形成されるガードリングとし２てのＮ＋
型半導体ｇ域１９の一部を突出させて形成したものであ
る。半導体領域１９．１９ａはＭＯＳＦＥＴのソース又
はドレイン領域と同時に形成されろ。
寄生バイポーラトランジスタ１０は、コレクタまｆこは
エミッタ領域がＮ−型領域１７または１８からなり、ベ
ース領域がＰ型半導体基板５からなる。ウェル領域１７
．１８は、ベース幅に相当する所定の距！ｉｉ［ＩＬを
おいて平行に対向している。ウェル領域１７．１８が対
向する長さＷは、寄生）（イボーラトランジスタ１０の
動作時の電流集中を避けるため、所定の長さが必要であ
る。Ｎ 型半導体領域７ａ、１９ａはＮ−型ウェル領域
１７゜１８によって夫々囲まれている。ウェル領域１８
は、半導体領域７のかなり多くの部分を囲んでいろ。抵
抗内の電圧降下の大きくない部分の接合に電流が集中し
ないよう釦、ブレークダウン電圧を高（するためである
。Ｒｗは、主として、ウェル領域１７．１８の持つ抵抗
によって決まる。半導体基板５および半導体領域１９は
固定電位（接地電位）に接続されている。
エミッタ領域がＮ−型領域１７または１８からなり、ベ
ース領域がＰ型半導体基板５からなる。ウェル領域１７
．１８は、ベース幅に相当する所定の距！ｉｉ［ＩＬを
おいて平行に対向している。ウェル領域１７．１８が対
向する長さＷは、寄生）（イボーラトランジスタ１０の
動作時の電流集中を避けるため、所定の長さが必要であ
る。Ｎ 型半導体領域７ａ、１９ａはＮ−型ウェル領域
１７゜１８によって夫々囲まれている。ウェル領域１８
は、半導体領域７のかなり多くの部分を囲んでいろ。抵
抗内の電圧降下の大きくない部分の接合に電流が集中し
ないよう釦、ブレークダウン電圧を高（するためである
。Ｒｗは、主として、ウェル領域１７．１８の持つ抵抗
によって決まる。半導体基板５および半導体領域１９は
固定電位（接地電位）に接続されている。
符号１３はたとえば、８０００オングストロームのリン
シリケートガラス（ＰＳＧ）からなる層間絶縁膜である
。符号１４はアルミニウムし線であり、これと一体に形
成された入力ボンディングパッド１と、入力コンタクト
部７ａとをオーミ・ツク接続している。符号１５はアル
ミニウム配線であり、内部回路の入力段のＭＯＳＦＥＴ
２に接続（図示せず）されている。また、Ｎ十型半導体
領域１９は、図示しないアルミニウム配線によって固定
電位、たとえば基準電位（接地電位）に接続されている
。半導体領域１９は、半導体チップの周囲全体に渡って
形成されるガードリングであり、入力ポンディングパッ
ド１からの外部サージ電圧（電流）のエネルギーを吸収
するのに充分な容量（面積）を有したものである。符号
１６はプラズマＣＶＤによって形成した窒化シリコン膜
からなる最終保獲膜である。なお、第２図において、絶
縁膜１１．１３．１６は省略しである。
シリケートガラス（ＰＳＧ）からなる層間絶縁膜である
。符号１４はアルミニウムし線であり、これと一体に形
成された入力ボンディングパッド１と、入力コンタクト
部７ａとをオーミ・ツク接続している。符号１５はアル
ミニウム配線であり、内部回路の入力段のＭＯＳＦＥＴ
２に接続（図示せず）されている。また、Ｎ十型半導体
領域１９は、図示しないアルミニウム配線によって固定
電位、たとえば基準電位（接地電位）に接続されている
。半導体領域１９は、半導体チップの周囲全体に渡って
形成されるガードリングであり、入力ポンディングパッ
ド１からの外部サージ電圧（電流）のエネルギーを吸収
するのに充分な容量（面積）を有したものである。符号
１６はプラズマＣＶＤによって形成した窒化シリコン膜
からなる最終保獲膜である。なお、第２図において、絶
縁膜１１．１３．１６は省略しである。
本実施例によれば、第１に、入力ボンディングパッド１
はＮ＋型半導体領域７（７ａ）に接続され、２のＮ 型
半導体領域７ａの下方にはＮ−型ウェル領域１８が形成
されている。従って、入力コンタクト部７ａにおけるＰ
Ｎ接合ブレークダウン電圧がほぼ１００Ｖ位にまで向上
している。
はＮ＋型半導体領域７（７ａ）に接続され、２のＮ 型
半導体領域７ａの下方にはＮ−型ウェル領域１８が形成
されている。従って、入力コンタクト部７ａにおけるＰ
Ｎ接合ブレークダウン電圧がほぼ１００Ｖ位にまで向上
している。
第２に、一方のウェル領域１８と、他方のウェル領域１
７と、半導体基板５とでラテラル型のＮＰＮ型バイポー
ラトランジスタが形成されている。
７と、半導体基板５とでラテラル型のＮＰＮ型バイポー
ラトランジスタが形成されている。
このトランジスタは低濃度のウェル領域１７゜１８があ
るので、バンチスルー正圧が高い。
るので、バンチスルー正圧が高い。
入力ボンディングパッド１にＩＣの外部から過大なエネ
ルギ（静電エネルギ）たとえば外部サージ電圧が印加さ
れた時、本実施例は次のように働く。
ルギ（静電エネルギ）たとえば外部サージ電圧が印加さ
れた時、本実施例は次のように働く。
入力コンタクト部７ａが、ブレークダウン時、電流集中
により破壊することがな（なる。外部からのエネルギは
、入力コンタクト部７ａを通って、半導体領域７に入る
。半導体領域７内で、入力コンタクト部７ａに近い部分
程、電圧降下が小さいので、半導体基板５と半導体領域
７との電位差は大きい。このような部分をウェル領域１
８で囲むことによって、そのブレークダウン電圧を高め
ている。したがって入力コン・タクト部に近い側での抵
抗３の破壊、すなわちブレークダウン時の電流集中によ
る接合破壊を防止している。
により破壊することがな（なる。外部からのエネルギは
、入力コンタクト部７ａを通って、半導体領域７に入る
。半導体領域７内で、入力コンタクト部７ａに近い部分
程、電圧降下が小さいので、半導体基板５と半導体領域
７との電位差は大きい。このような部分をウェル領域１
８で囲むことによって、そのブレークダウン電圧を高め
ている。したがって入力コン・タクト部に近い側での抵
抗３の破壊、すなわちブレークダウン時の電流集中によ
る接合破壊を防止している。
バイポー・ラトランジスタ１０のウェルＱｆｉ１７゜１
８間のバンチスルー電圧を越える外部サージ電
・４圧に対しては、そのエネルギを、入力保護回路９
以外へ吸収する。バンチスルーによって導通したトラン
ジスタ１０を通して、外部サージ電圧のエネルギは牛４
体頭載１９に吸収される。半導体領域１９は、このエネ
ルギを十分に吸収できろ。トランジスタ１０の導通時、
不要な過大電流が流れないよう、電流は制限抵抗Ｒｗに
よって制限される。
８間のバンチスルー電圧を越える外部サージ電
・４圧に対しては、そのエネルギを、入力保護回路９
以外へ吸収する。バンチスルーによって導通したトラン
ジスタ１０を通して、外部サージ電圧のエネルギは牛４
体頭載１９に吸収される。半導体領域１９は、このエネ
ルギを十分に吸収できろ。トランジスタ１０の導通時、
不要な過大電流が流れないよう、電流は制限抵抗Ｒｗに
よって制限される。
このような作用に合せて、入力保護回路９が働き内部回
路を保護する。
路を保護する。
〔実施例２〕
第４図〜第６図は本発明の半導体装置の実施例２を示す
。第４図は実施例２の電気的等価回路を示し、第５図は
実施例２の平面図、第６図は第５図の切断線■−■に沿
へ断面図である。なお、第６図において絶縁膜１１，１
３．１６は省略しである。
。第４図は実施例２の電気的等価回路を示し、第５図は
実施例２の平面図、第６図は第５図の切断線■−■に沿
へ断面図である。なお、第６図において絶縁膜１１，１
３．１６は省略しである。
実施例２が実施例１と異なる点は、入力ボンディングバ
、７ド１が、ウェル領域１７と１８との間の１〜間絶縁
膜１３およびフィールド絶縁膜６の上に延在しているこ
とである。その他の構成はすべて実施例１と同縁であり
、同一符号を付しその説明を省略する。
、７ド１が、ウェル領域１７と１８との間の１〜間絶縁
膜１３およびフィールド絶縁膜６の上に延在しているこ
とである。その他の構成はすべて実施例１と同縁であり
、同一符号を付しその説明を省略する。
第５図および第６図に示すように、入力ポンディングパ
ッド１の一部がウェル領域１７と１８との間の基板５の
上にあるフィールド絶縁膜６および層間絶縁膜１３上に
配設されている。したがっテ、ウェル領域１７．１８か
らなるソース、ドレイン領域と、絶縁膜６，１３からな
るゲート絶縁膜と、ボンディングパｌドｌからなる寄生
のＭＯ３ＦＥＴ２０が形成される。
ッド１の一部がウェル領域１７と１８との間の基板５の
上にあるフィールド絶縁膜６および層間絶縁膜１３上に
配設されている。したがっテ、ウェル領域１７．１８か
らなるソース、ドレイン領域と、絶縁膜６，１３からな
るゲート絶縁膜と、ボンディングパｌドｌからなる寄生
のＭＯ３ＦＥＴ２０が形成される。
一般に寄生のＭＯＳＦＥＴのしきい値電圧は十数Ｖと低
い。しかし、ＭＯ３ＦＥＴ２０のしきい値は数十７以上
と高い。さらに、Ｍ ＯＳ Ｆ Ｅ Ｔ２Ｏにはウェル
領域１７．１８の持つ抵抗Ｒｗが、数十〜数百Ωの抵抗
として直列接続されたことになる。したがって、十数Ｖ
という低い電圧で大電流が流れて寄生ＭＯ８ＦＥＴが破
壊することはない。本発明の半導体装［［、入力ポンデ
ィングパッドから半導体素子への入力コンタクト部のブ
レークダウン電圧を高め、さらに、入力コンタクト部に
かかる外部サージ電圧のエネルギーを直列抵抗（ウェル
領域１７．１８）が両端に接続されたスイッチング素子
（寄生ラテラルＮＰＮ ｈランジスタ又は寄生ＭＯ８Ｆ
ＥＴ）を介して逃がしていることがわかる。このため、
保護抵抗の破壊を免れろことができる。
い。しかし、ＭＯ３ＦＥＴ２０のしきい値は数十７以上
と高い。さらに、Ｍ ＯＳ Ｆ Ｅ Ｔ２Ｏにはウェル
領域１７．１８の持つ抵抗Ｒｗが、数十〜数百Ωの抵抗
として直列接続されたことになる。したがって、十数Ｖ
という低い電圧で大電流が流れて寄生ＭＯ８ＦＥＴが破
壊することはない。本発明の半導体装［［、入力ポンデ
ィングパッドから半導体素子への入力コンタクト部のブ
レークダウン電圧を高め、さらに、入力コンタクト部に
かかる外部サージ電圧のエネルギーを直列抵抗（ウェル
領域１７．１８）が両端に接続されたスイッチング素子
（寄生ラテラルＮＰＮ ｈランジスタ又は寄生ＭＯ８Ｆ
ＥＴ）を介して逃がしていることがわかる。このため、
保護抵抗の破壊を免れろことができる。
（１）ポンディングパッドと、これに直接接続される半
導体素子との間にスイッチング素子を接続し、このスイ
ッチ素子によって前記半導体素子とは異なる部分にポン
ディングパッドからのエネルギを流スよ’＋ｌＣＬでい
る。これによって、前記半導体素子の破壊を防止できろ
。
導体素子との間にスイッチング素子を接続し、このスイ
ッチ素子によって前記半導体素子とは異なる部分にポン
ディングパッドからのエネルギを流スよ’＋ｌＣＬでい
る。これによって、前記半導体素子の破壊を防止できろ
。
（２） 前記スイッチング素子とポンプイングツくラ
ドとの間、および前記スイ・ンチング素子と固定電位と
の間に、夫々、抵抗を直列に挿入している。これによっ
て、スイッチング素子の導通時の電流を制限し、スイッ
チング素子の破壊を防止できろ。
ドとの間、および前記スイ・ンチング素子と固定電位と
の間に、夫々、抵抗を直列に挿入している。これによっ
て、スイッチング素子の導通時の電流を制限し、スイッ
チング素子の破壊を防止できろ。
（３）前記スイッチング素子をＭＯＳＦＥＴのソース、
ドレインを構成する領域より低濃度の領域を用いて構成
している。これによって、スイッチング素子自体の破壊
耐圧を向上できる、 （４）前記（３）と同一の構成により、スイッチング素
子の導通電圧な数十Ｖという高い’ｔａ、圧に設定でき
る。
ドレインを構成する領域より低濃度の領域を用いて構成
している。これによって、スイッチング素子自体の破壊
耐圧を向上できる、 （４）前記（３）と同一の構成により、スイッチング素
子の導通電圧な数十Ｖという高い’ｔａ、圧に設定でき
る。
（５）前記（３）と同一の構成により、前記スイッチン
グ素子に直列接続される前記抵抗を、特に独立の素子と
して形成することな（、前記低濃度０）領域を利用して
形成できる。
グ素子に直列接続される前記抵抗を、特に独立の素子と
して形成することな（、前記低濃度０）領域を利用して
形成できる。
（６）前記スイッチング素子を、ＭＯＳＦＥＴをその内
部に形成するためのウェル領域を用いろことによって、
特に製造プロセスを増加することなく形成できる。
部に形成するためのウェル領域を用いろことによって、
特に製造プロセスを増加することなく形成できる。
（７）前記スイッチング素子を寄生の半導体素子を用い
て形成することによって、特に独立の素子として形成す
る必要がない。
て形成することによって、特に独立の素子として形成す
る必要がない。
（８）前記スイッチング素子の一端子を、半導体チップ
の外周を囲むガードリングに接続したことによって、ス
イッチング素子を流れる電流を十分に吸収できる。
の外周を囲むガードリングに接続したことによって、ス
イッチング素子を流れる電流を十分に吸収できる。
（９）前記スイッチング素子を寄生のパイポーラトラン
ジスクを用いて措成し、そのパンチスルー電圧を制御す
ることにより、前記スイッチング素子の特性を制御でき
る。
ジスクを用いて措成し、そのパンチスルー電圧を制御す
ることにより、前記スイッチング素子の特性を制御でき
る。
（１０）前記スイッチング素子を寄生のＭＯＳ Ｆ Ｅ
Ｔを用いて構成し、そのしきい値電圧およびサーフェス
ブレークダウン電圧を制御することにより、前記スイッ
チング素子の特性を制御できる。
Ｔを用いて構成し、そのしきい値電圧およびサーフェス
ブレークダウン電圧を制御することにより、前記スイッ
チング素子の特性を制御できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、ウェル領域１７．１８に代えて他の半導体領
域を用いてもよい。ウェル領域は、その内部にＭＯＳＦ
ＥＴが形成されるため、ＭＯＳＦＥＴのソース、ドレイ
ン領域と同時に形成される抵抗素子よりも接合深さが深
くかつ不純物濃度が低い。１−たがって、ポンディング
パッドに直接接続されろ半導体素子を構成する半導体領
域よりも、接合法さが深く、かつ不純物濃度が低い領域
は、ウェル領域に代えて用いることができろ。
域を用いてもよい。ウェル領域は、その内部にＭＯＳＦ
ＥＴが形成されるため、ＭＯＳＦＥＴのソース、ドレイ
ン領域と同時に形成される抵抗素子よりも接合深さが深
くかつ不純物濃度が低い。１−たがって、ポンディング
パッドに直接接続されろ半導体素子を構成する半導体領
域よりも、接合法さが深く、かつ不純物濃度が低い領域
は、ウェル領域に代えて用いることができろ。
また、各半導体領域は逆導電型であってもよい。
実施例においてはＣＭＯＳデバイスに本発明を適用した
場合について説明したが、ウェル領域を形成するプロセ
スを追加すればＮ−ＭＯ３にも適用できることは明らか
である。また、保護抵抗に拡散抵抗を用いたがたとえば
ポリシリコン抵抗等でも可能であり、入力コンタクトａ
に接続されろ入力保護回路も種々のものが適用可能であ
る。
場合について説明したが、ウェル領域を形成するプロセ
スを追加すればＮ−ＭＯ３にも適用できることは明らか
である。また、保護抵抗に拡散抵抗を用いたがたとえば
ポリシリコン抵抗等でも可能であり、入力コンタクトａ
に接続されろ入力保護回路も種々のものが適用可能であ
る。
第１図は本発明の実施例の電気的等価回路図、第２図は
第１図の実施例のレイアウトを示す平面図、 第３図は第２図の切断線Ｉ［１−１１１に沿う断面図、
第４図は本発明の他の実施例の電気的等価回路図、 第５図は第４図の実施例のレイアウトを示す平面図、 第６図は第５図の切断線Ｖｌ−■に沿う断面図である。 １・・・入力ボンディングパッド、２・・・内部回路の
入力段のＭＯＳＦＥＴ、３・・・保護抵抗、４・・・ク
ランプ用Ｍ ＯＳ Ｆ Ｅ Ｔ、５・・・Ｐ型シリコン
半導体基板、６・・・フィールド絶縁膜、？、８，１９
，１９ａ・・・Ｎ＋型半導体領域、７ａ・・・入力コン
タクト部、１０・・・寄生のラテラルバイポーラトラン
ジスタ、１１・・・ゲート酸化液、１２・・・ゲー）！
極、１３・・・層間絶縁膜、１４．１５・・・アルミニ
ウム配線、１７．１８・・・Ｎ−型ウェル領域、２０・
・・寄生のＭ代理人 弁理士 高 橋 明 夫第
ｌ 図 第 ２ 図 第 ３ 図 第 ４ 図
第１図の実施例のレイアウトを示す平面図、 第３図は第２図の切断線Ｉ［１−１１１に沿う断面図、
第４図は本発明の他の実施例の電気的等価回路図、 第５図は第４図の実施例のレイアウトを示す平面図、 第６図は第５図の切断線Ｖｌ−■に沿う断面図である。 １・・・入力ボンディングパッド、２・・・内部回路の
入力段のＭＯＳＦＥＴ、３・・・保護抵抗、４・・・ク
ランプ用Ｍ ＯＳ Ｆ Ｅ Ｔ、５・・・Ｐ型シリコン
半導体基板、６・・・フィールド絶縁膜、？、８，１９
，１９ａ・・・Ｎ＋型半導体領域、７ａ・・・入力コン
タクト部、１０・・・寄生のラテラルバイポーラトラン
ジスタ、１１・・・ゲート酸化液、１２・・・ゲー）！
極、１３・・・層間絶縁膜、１４．１５・・・アルミニ
ウム配線、１７．１８・・・Ｎ−型ウェル領域、２０・
・・寄生のＭ代理人 弁理士 高 橋 明 夫第
ｌ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板の一主面に形成された第１
導電型と逆導電型である第２導電型の一対のウェル領域
と、この一対のウェル領域に各々形成された前記ウェル
領域よりも不純物濃度の高い半導体領域とを有し、前記
半導体領域の一方は入力ボンディングパッドに接続され
、前記半導体領域の他方は一定電位に接続されてなる入
力保護回路を有することを特徴とする半導体装置。 ２、第１導電型の半導体基板の一主面に形成された第１
導電型と逆導電型である第２導電型の一対のウェル領域
と、この一対のウェル領域に各々形成されたウェル領域
よりも不純物濃度の高い半導体領域と、前記一対の半導
体領域間に存在する厚い絶縁膜とを有し、前記半導体領
域の一方は入力ボンドイングパッドに接続され、前記ボ
ンディングパッドの一部が前記厚い絶縁膜上に配設され
、前記半導体領域の他方は一定電位に接続されてなる入
力保護回路を有することを特徴とする半導体装置。 ３、半導体基板に形成された一定の電位に接続された半
導体領域と入力ボンディングパッドとの間に形成された
スイッチング素子を有し、入力ボンディングパッドとス
イッチング素子ならびに前記半導体領域とスイッチング
素子との間に各々抵抗を接続してなる入力保護回路を有
することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174947A JPS6153761A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
| KR1019850005680A KR930010827B1 (ko) | 1984-08-24 | 1985-08-07 | 반도체장치 |
| US07/136,939 US4893157A (en) | 1984-08-24 | 1987-12-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174947A JPS6153761A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153761A true JPS6153761A (ja) | 1986-03-17 |
| JPH0433139B2 JPH0433139B2 (ja) | 1992-06-02 |
Family
ID=15987510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174947A Granted JPS6153761A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4893157A (ja) |
| JP (1) | JPS6153761A (ja) |
| KR (1) | KR930010827B1 (ja) |
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| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
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1984
- 1984-08-24 JP JP59174947A patent/JPS6153761A/ja active Granted
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1985
- 1985-08-07 KR KR1019850005680A patent/KR930010827B1/ko not_active Expired - Fee Related
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1987
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