JPH0690002A - トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法 - Google Patents
トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法Info
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- JPH0690002A JPH0690002A JP24066692A JP24066692A JPH0690002A JP H0690002 A JPH0690002 A JP H0690002A JP 24066692 A JP24066692 A JP 24066692A JP 24066692 A JP24066692 A JP 24066692A JP H0690002 A JPH0690002 A JP H0690002A
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Abstract
(57)【要約】
【目的】 微細化に際してオン電圧を低減し得るＴ−Ｉ
ＧＢＴおよびその製造方法を提供する。 【構成】 ｐ+ コレクタ層１上にはｎ- エピタキシャル
層３が形成されており、ｎ- エピタキシャル層３上には
ｐウェル領域４が形成されている。ｐウェル領域４の表
面にはｎ+ エミッタ領域５が形成されている。ｎ+ エミ
ッタ領域５表面からｎ- エピタキシャル層３にわたって
溝７が形成されており、溝７内表面には、ゲート絶縁膜
６を介してゲート電極８が形成されている。ｎ+ エミッ
タ領域５表面およびｐウェル領域４表面には、エミッタ
電極９が形成されており、ｐ+ コレクタ層１の裏面には
コレクタ電極１０が形成されている。溝７の底面直下に
は、ｐ型不純物層１９が形成されている。このｐ型不純
物層１９の幅Ｗp2とｐウェル領域４の表面の幅Ｗp1との
和が、単位セル幅Ｗｃ／２に対して５０％〜７０％の割
合である。
ＧＢＴおよびその製造方法を提供する。 【構成】 ｐ+ コレクタ層１上にはｎ- エピタキシャル
層３が形成されており、ｎ- エピタキシャル層３上には
ｐウェル領域４が形成されている。ｐウェル領域４の表
面にはｎ+ エミッタ領域５が形成されている。ｎ+ エミ
ッタ領域５表面からｎ- エピタキシャル層３にわたって
溝７が形成されており、溝７内表面には、ゲート絶縁膜
６を介してゲート電極８が形成されている。ｎ+ エミッ
タ領域５表面およびｐウェル領域４表面には、エミッタ
電極９が形成されており、ｐ+ コレクタ層１の裏面には
コレクタ電極１０が形成されている。溝７の底面直下に
は、ｐ型不純物層１９が形成されている。このｐ型不純
物層１９の幅Ｗp2とｐウェル領域４の表面の幅Ｗp1との
和が、単位セル幅Ｗｃ／２に対して５０％〜７０％の割
合である。
Description
【０００１】
【産業上の利用分野】この発明は、トレンチ絶縁ゲート
型バイポーラトランジスタ（ＴｒｅｎｃｈＩｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ ；以下「Ｔ−ＩＧＢＴ」と称す）に関し、特に、
微細化および低オン電圧化を実現するＴ−ＩＧＢＴに関
するものである。
型バイポーラトランジスタ（ＴｒｅｎｃｈＩｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ ；以下「Ｔ−ＩＧＢＴ」と称す）に関し、特に、
微細化および低オン電圧化を実現するＴ−ＩＧＢＴに関
するものである。
【０００２】
【従来の技術】従来から、Ｔ−ＩＧＢＴは知られてお
り、その一例は、たとえば「ＩＥＥＥＴｒａｎｓａｃｔ
ｉｏｎｓ Ｅｌｅｃｔｒｉｃａｌ Ｄｅｖｉｃｅ，ＥＤ
−３４（１１）ｐｐ．２３２９，１９８７」に開示され
ている。以下に図１２および図１３を用いて、上記の文
献に記載されたｎチャネルＴ−ＩＧＢＴについて説明す
る。図１２は、上記の文献に記載された従来のＴ−ＩＧ
ＢＴを示す断面図である。図１３は、図１２に示された
Ｔ−ＩＧＢＴの等価回路図である。
り、その一例は、たとえば「ＩＥＥＥＴｒａｎｓａｃｔ
ｉｏｎｓ Ｅｌｅｃｔｒｉｃａｌ Ｄｅｖｉｃｅ，ＥＤ
−３４（１１）ｐｐ．２３２９，１９８７」に開示され
ている。以下に図１２および図１３を用いて、上記の文
献に記載されたｎチャネルＴ−ＩＧＢＴについて説明す
る。図１２は、上記の文献に記載された従来のＴ−ＩＧ
ＢＴを示す断面図である。図１３は、図１２に示された
Ｔ−ＩＧＢＴの等価回路図である。
【０００３】まず図１２を参照して、ｐ+ コレクタ層３
１上にはｎ+ エピタキシャル層３２が形成されている。
また、このｐ+ コレクタ層３１の裏面（底面）には、コ
レクタ電極４０が形成されている。このｎ+ エピタキシ
ャル層３２上にはｎ- エピタキシャル層３３が形成され
ている。ｎ- エピタキシャル層３３上にはｐウェル領域
３４が形成されている。このｐウェル領域３４の表面の
一部領域にはｎ+ エミッタ領域３５が形成されている。
このｎ+ エミッタ領域３５は、高濃度のｎ型不純物を拡
散することによって形成される。
１上にはｎ+ エピタキシャル層３２が形成されている。
また、このｐ+ コレクタ層３１の裏面（底面）には、コ
レクタ電極４０が形成されている。このｎ+ エピタキシ
ャル層３２上にはｎ- エピタキシャル層３３が形成され
ている。ｎ- エピタキシャル層３３上にはｐウェル領域
３４が形成されている。このｐウェル領域３４の表面の
一部領域にはｎ+ エミッタ領域３５が形成されている。
このｎ+ エミッタ領域３５は、高濃度のｎ型不純物を拡
散することによって形成される。
【０００４】このｎ+ エミッタ領域３５およびｐウェル
領域３４上には、エミッタ電極３９が形成されている。
ｎ+ エミッタ領域３５表面からｐウェル領域３４を貫通
し、ｎ- エピタキシャル層３３にまで達するように溝３
７が形成されている。この溝３７の内表面にはゲート絶
縁膜３６が形成されており、ゲート絶縁膜３６上にはゲ
ート電極３８が形成されている。ゲート電極３８には、
たとえば不純物が高濃度に導入された多結晶シリコンな
どが用いられる。
領域３４上には、エミッタ電極３９が形成されている。
ｎ+ エミッタ領域３５表面からｐウェル領域３４を貫通
し、ｎ- エピタキシャル層３３にまで達するように溝３
７が形成されている。この溝３７の内表面にはゲート絶
縁膜３６が形成されており、ゲート絶縁膜３６上にはゲ
ート電極３８が形成されている。ゲート電極３８には、
たとえば不純物が高濃度に導入された多結晶シリコンな
どが用いられる。
【０００５】なお、図１２において、Ｗｃ／２は、単位
セル幅を示し、Ｗｔ／２は、溝３７の１／２幅を示して
いる。また、Ｗｎは、ｎ+ エミッタ領域３５の幅を示
し、Ｗｐ／２は、ｐウェル領域３４の表面上面の幅を示
している。
セル幅を示し、Ｗｔ／２は、溝３７の１／２幅を示して
いる。また、Ｗｎは、ｎ+ エミッタ領域３５の幅を示
し、Ｗｐ／２は、ｐウェル領域３４の表面上面の幅を示
している。
【０００６】次に、上記の構造を有するＴ−ＩＧＢＴの
動作について説明する。まず、図１３を参照して、図１
２に示されるＴ−ＩＧＢＴは、ＭＯＳＦＥＴ４４および
ｐｎｐトランジスタ４５を備えており、このＭＯＳＦＥ
Ｔ４４によってｐｎｐトランジスタ４５を駆動するもの
である。
動作について説明する。まず、図１３を参照して、図１
２に示されるＴ−ＩＧＢＴは、ＭＯＳＦＥＴ４４および
ｐｎｐトランジスタ４５を備えており、このＭＯＳＦＥ
Ｔ４４によってｐｎｐトランジスタ４５を駆動するもの
である。
【０００７】ここで再び図１２を参照して、まずコレク
タ電極４０に高電位、エミッタ電極３９に低電位（又は
アース電位）をそれぞれ印加する。この状態でゲート電
極３８に正のバイアスを印加する。それにより、ｎ+ エ
ミッタ領域３５とｎ- エピタキシャル層３３との間に、
溝３７側壁に沿って反転層が形成される。すなわち、ｎ
+ エミッタ領域３５とｎ- エピタキシャル層３３とによ
って規定されるチャネル領域４１に反転層が形成される
ことになる。そして、このチャネル領域４１を通って、
ｎ+ エミッタ領域３５からｎ- エピタキシャル層３３に
電子電流４２が流込む。
タ電極４０に高電位、エミッタ電極３９に低電位（又は
アース電位）をそれぞれ印加する。この状態でゲート電
極３８に正のバイアスを印加する。それにより、ｎ+ エ
ミッタ領域３５とｎ- エピタキシャル層３３との間に、
溝３７側壁に沿って反転層が形成される。すなわち、ｎ
+ エミッタ領域３５とｎ- エピタキシャル層３３とによ
って規定されるチャネル領域４１に反転層が形成される
ことになる。そして、このチャネル領域４１を通って、
ｎ+ エミッタ領域３５からｎ- エピタキシャル層３３に
電子電流４２が流込む。
【０００８】このとき、コレクタ電極４０に高電位が印
加されることによって、ｐ+ コレクタ層３１からｎ+ エ
ピタキシャル層３２を通ってｎ- エピタキシャル層３３
に正孔電流が流れ込む。それにより、ｐｎｐトランジス
タ４５はオン状態となる。このｐｎｐトランジスタ４５
をオフ状態とするには、ゲート電極３８のバイアスをア
ース電位とするかあるいは負にバイアスする。それによ
り、チャネル領域４１の反転層が消滅し、ｐｎｐトラン
ジスタ４５はオフ状態となる。
加されることによって、ｐ+ コレクタ層３１からｎ+ エ
ピタキシャル層３２を通ってｎ- エピタキシャル層３３
に正孔電流が流れ込む。それにより、ｐｎｐトランジス
タ４５はオン状態となる。このｐｎｐトランジスタ４５
をオフ状態とするには、ゲート電極３８のバイアスをア
ース電位とするかあるいは負にバイアスする。それによ
り、チャネル領域４１の反転層が消滅し、ｐｎｐトラン
ジスタ４５はオフ状態となる。
【０００９】上記のような動作および構造を有すること
により、Ｔ−ＩＧＢＴは、下記のような利点を有する。
まず、Ｔ−ＩＧＢＴにおいては、チャネル領域４１が深
さ方向に形成されるため、チャネル領域が横方向に形成
されたＤ−ＩＧＢＴなどに比べて高集積化が可能とな
る。また、上記のＤ−ＩＧＢＴで問題となるウェル相互
間で発生するＪ−ＦＥＴ効果がＴ−ＩＧＢＴの構造上存
在しないことになる。それにより、極めて低いオン電圧
の半導体装置となり得る。ここで、オン電圧とは、単位
面積当りに所定電流を流すための所要電圧のことをい
う。
により、Ｔ−ＩＧＢＴは、下記のような利点を有する。
まず、Ｔ−ＩＧＢＴにおいては、チャネル領域４１が深
さ方向に形成されるため、チャネル領域が横方向に形成
されたＤ−ＩＧＢＴなどに比べて高集積化が可能とな
る。また、上記のＤ−ＩＧＢＴで問題となるウェル相互
間で発生するＪ−ＦＥＴ効果がＴ−ＩＧＢＴの構造上存
在しないことになる。それにより、極めて低いオン電圧
の半導体装置となり得る。ここで、オン電圧とは、単位
面積当りに所定電流を流すための所要電圧のことをい
う。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
Ｔ−ＩＧＢＴは、高集積化およびオン電圧を低減するこ
とが可能となるという利点を有するが、次に説明するよ
うな問題点をも有していた。
Ｔ−ＩＧＢＴは、高集積化およびオン電圧を低減するこ
とが可能となるという利点を有するが、次に説明するよ
うな問題点をも有していた。
【００１１】従来のＴ−ＩＧＢＴは、上述のように、高
集積化が可能であるが、高集積化に伴う微細化を進めた
だけではかえってオン電圧を増加させてしまう場合があ
る。そのことについて、図１１、図１４〜図１６を用い
て説明する。図１１は、単位セル幅Ｗｃ／２と、オン電
圧ＶCE（Ｖ）と、ｐウェル領域３４の表面積が単位セル
の表面積内に占める割合ＲPE（％）との関係を示す図で
ある。図１４は、従来のＴ−ＭＯＳＦＥＴ（Ｔｒｅｎｃ
ｈ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の断面図である。図１５は、図１４に示されるＴ−
ＭＯＳＦＥＴの等価回路図である。図１６は、Ｅｘｅｔ
ｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２２ｎ
ｄ （１９９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ） Ｃｏ
ｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ ｓｔａｔｅ Ｄ
ｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｓｅｎｄ
ａｉ，１９９０，ｐｐ．５−９に開示されている図であ
り、Ｔ−ＭＯＳＦＥＴにけるオン抵抗と単位セル幅（μ
ｍ）との関係を示す図である。
集積化が可能であるが、高集積化に伴う微細化を進めた
だけではかえってオン電圧を増加させてしまう場合があ
る。そのことについて、図１１、図１４〜図１６を用い
て説明する。図１１は、単位セル幅Ｗｃ／２と、オン電
圧ＶCE（Ｖ）と、ｐウェル領域３４の表面積が単位セル
の表面積内に占める割合ＲPE（％）との関係を示す図で
ある。図１４は、従来のＴ−ＭＯＳＦＥＴ（Ｔｒｅｎｃ
ｈ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の断面図である。図１５は、図１４に示されるＴ−
ＭＯＳＦＥＴの等価回路図である。図１６は、Ｅｘｅｔ
ｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２２ｎ
ｄ （１９９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ） Ｃｏ
ｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ ｓｔａｔｅ Ｄ
ｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｓｅｎｄ
ａｉ，１９９０，ｐｐ．５−９に開示されている図であ
り、Ｔ−ＭＯＳＦＥＴにけるオン抵抗と単位セル幅（μ
ｍ）との関係を示す図である。
【００１２】まず図１１を参照して、単位セル幅Ｗｃ／
２を徐々に減少させることによって、オン電圧ＶCEの値
は徐々に減少している。しかし、Ｗｃ／２の値が、１．
０μｍ以下の領域においては、オン電圧ＶCEの値が急に
増加しているのが分かる。これは、微細化に伴いｐｎｐ
トランジスタの形成領域が縮小されることに起因するも
のと考えられる。すなわち、ｐｎｐトランジスタ形成領
域の縮小に伴い、その領域に流れる電流量も低減する。
したがって、所望の電流量を得るためには、高い電圧を
印加する必要が生じてくる。それにより、結果として、
オン電圧が上昇することとなってしまう。
２を徐々に減少させることによって、オン電圧ＶCEの値
は徐々に減少している。しかし、Ｗｃ／２の値が、１．
０μｍ以下の領域においては、オン電圧ＶCEの値が急に
増加しているのが分かる。これは、微細化に伴いｐｎｐ
トランジスタの形成領域が縮小されることに起因するも
のと考えられる。すなわち、ｐｎｐトランジスタ形成領
域の縮小に伴い、その領域に流れる電流量も低減する。
したがって、所望の電流量を得るためには、高い電圧を
印加する必要が生じてくる。それにより、結果として、
オン電圧が上昇することとなってしまう。
【００１３】ここで、図１４〜図１６を用いて、Ｔ−Ｍ
ＯＳＦＥＴを微細化した場合について説明する。図１４
を参照して、ｎ+ ドリフト層５２上にはｎ- ドリフト層
５３が形成されており、ｎ- ドリフト層５３上にはｐウ
ェル領域５４が形成されている。このｐウェル領域５４
表面にはｎ+ ソース領域５５が形成されている。このｎ
+ ソース領域５５およびｐウェル領域上にはソース電極
５９が形成されている。また、ｎ+ ドリフト層５２裏面
には、ドレイン電極６０が形成されている。さらに、ｎ
+ ソース領域５５表面からｎ- ドリフト層５３にわたっ
て溝５７が形成されている。この溝５７内にはゲート絶
縁膜５６を介してゲート電極５８が形成されている。そ
して、溝５７側壁に沿ってチャネル領域６１が形成され
ている。
ＯＳＦＥＴを微細化した場合について説明する。図１４
を参照して、ｎ+ ドリフト層５２上にはｎ- ドリフト層
５３が形成されており、ｎ- ドリフト層５３上にはｐウ
ェル領域５４が形成されている。このｐウェル領域５４
表面にはｎ+ ソース領域５５が形成されている。このｎ
+ ソース領域５５およびｐウェル領域上にはソース電極
５９が形成されている。また、ｎ+ ドリフト層５２裏面
には、ドレイン電極６０が形成されている。さらに、ｎ
+ ソース領域５５表面からｎ- ドリフト層５３にわたっ
て溝５７が形成されている。この溝５７内にはゲート絶
縁膜５６を介してゲート電極５８が形成されている。そ
して、溝５７側壁に沿ってチャネル領域６１が形成され
ている。
【００１４】図１５は、図１４に示されたＴ−ＩＧＢＴ
の等価回路図を示している。図１５において、ｎｐｎト
ランジスタ６５は定格動作せず、ＭＯＳＦＥＴ６４によ
ってこのｎｐｎトランジスタが駆動されることになる。
したがって、溝５７の幅および間隔の微細化は、ＭＯＳ
ＦＥＴ６４の高集積化に直接反映することとなる。した
がって、図１６に示されるように、微細化が進むに連れ
て、Ｔ−ＭＯＳＦＥＴのオン電圧の低減化は進むことと
なる。
の等価回路図を示している。図１５において、ｎｐｎト
ランジスタ６５は定格動作せず、ＭＯＳＦＥＴ６４によ
ってこのｎｐｎトランジスタが駆動されることになる。
したがって、溝５７の幅および間隔の微細化は、ＭＯＳ
ＦＥＴ６４の高集積化に直接反映することとなる。した
がって、図１６に示されるように、微細化が進むに連れ
て、Ｔ−ＭＯＳＦＥＴのオン電圧の低減化は進むことと
なる。
【００１５】以上のように、Ｔ−ＭＯＳＦＥＴに対して
上記と同様の試みを行なったところ、図１６に示される
ように、単位セルの高密度化に伴いオン電圧（オン抵
抗）は単調に低減化されている。すなわち、上記のよう
に、微細化に伴い急激にオン電圧が上昇するといった問
題は、Ｔ−ＩＧＢＴ特有のものであるということがいえ
る。
上記と同様の試みを行なったところ、図１６に示される
ように、単位セルの高密度化に伴いオン電圧（オン抵
抗）は単調に低減化されている。すなわち、上記のよう
に、微細化に伴い急激にオン電圧が上昇するといった問
題は、Ｔ−ＩＧＢＴ特有のものであるということがいえ
る。
【００１６】この発明は、上記のような課題を解決する
ためになされたものであり、高集積化および低オン電圧
化を同時に実現し得るＴ−ＩＧＢＴを提供することを目
的とする。
ためになされたものであり、高集積化および低オン電圧
化を同時に実現し得るＴ−ＩＧＢＴを提供することを目
的とする。
【００１７】
【課題を解決するための手段】この発明に基づくトレン
チ絶縁ゲート型バイポーラトランジスタは、１つの局面
では、第１導電型の第１の半導体層と、第１の半導体層
上に形成された第２導電型の第２の半導体層と、第２の
半導体層上に形成された第１導電型の第３の半導体層
と、第３の半導体層表面に選択的に形成された第２導電
型の不純物領域と、この不純物領域の表面から深さ方向
に延び第３の半導体層を通過して第２の半導体層にまで
至る溝と、この溝内部に形成されたゲート電極と、第３
の半導体層および不純物領域の両者に電気的に接続され
たエミッタ電極と、第１の半導体層に電気的に接続され
たコレクタ電極とを備えることを前提とする。そして、
第３の半導体層の上面の面積が、第１の半導体層の底面
の面積の５０％〜７０％である。なお、上記の「第３の
半導体層の上面」および「第１の半導体層の底面」の表
現は、上下逆に見た場合には、「第３の半導体層の底
面」および「第１の半導体層の上面」と同義となり得る
と解釈されるべきである。以下の各態様においても同様
に解釈されるべきである。
チ絶縁ゲート型バイポーラトランジスタは、１つの局面
では、第１導電型の第１の半導体層と、第１の半導体層
上に形成された第２導電型の第２の半導体層と、第２の
半導体層上に形成された第１導電型の第３の半導体層
と、第３の半導体層表面に選択的に形成された第２導電
型の不純物領域と、この不純物領域の表面から深さ方向
に延び第３の半導体層を通過して第２の半導体層にまで
至る溝と、この溝内部に形成されたゲート電極と、第３
の半導体層および不純物領域の両者に電気的に接続され
たエミッタ電極と、第１の半導体層に電気的に接続され
たコレクタ電極とを備えることを前提とする。そして、
第３の半導体層の上面の面積が、第１の半導体層の底面
の面積の５０％〜７０％である。なお、上記の「第３の
半導体層の上面」および「第１の半導体層の底面」の表
現は、上下逆に見た場合には、「第３の半導体層の底
面」および「第１の半導体層の上面」と同義となり得る
と解釈されるべきである。以下の各態様においても同様
に解釈されるべきである。
【００１８】この発明に基づくトレンチ絶縁ゲート型バ
イポーラトランジスタは、他の局面では、第１導電型の
第１の半導体層と、第１の半導体層上に形成された第２
導電型の第２の半導体層と、第２の半導体層上に形成さ
れた第１導電型の第３の半導体層と、第３の半導体層表
面に選択的に形成された第２導電型の第１の不純物領域
と、第１の不純物領域の表面から深さ方向に延び第３の
半導体層を通過して第２の半導体層にまで至る溝と、第
３の半導体層および第１の不純物領域の両者に電気的に
接続されたエミッタ電極と、溝内部に形成されたゲート
電極と、第１の半導体層に電気的に接続されたコレクタ
電極とを備えることを前提とする。そして、溝の直下に
位置し、第１の半導体層と所定間隔を隔てて、第３の半
導体層と同電位に保持される第１導電型の第２の不純物
領域が形成されている。そして、第３の半導体層の上面
の面積と第２の不純物領域の上面の面積との和が、第１
の半導体層の底面の面積の５０％〜７０％である。上記
の第３の半導体層と第２の半導体層との間には、好まし
くは、第２導電型で第２の半導体層よりも高濃度の第４
の半導体層が形成され、この第４の半導体層内に第２の
不純物領域が形成されている。また、溝底面には、好ま
しくは凹凸部が形成され、溝底面の凸部下における第２
の半導体層上に位置する領域に、第２の不純物領域が形
成されている。
イポーラトランジスタは、他の局面では、第１導電型の
第１の半導体層と、第１の半導体層上に形成された第２
導電型の第２の半導体層と、第２の半導体層上に形成さ
れた第１導電型の第３の半導体層と、第３の半導体層表
面に選択的に形成された第２導電型の第１の不純物領域
と、第１の不純物領域の表面から深さ方向に延び第３の
半導体層を通過して第２の半導体層にまで至る溝と、第
３の半導体層および第１の不純物領域の両者に電気的に
接続されたエミッタ電極と、溝内部に形成されたゲート
電極と、第１の半導体層に電気的に接続されたコレクタ
電極とを備えることを前提とする。そして、溝の直下に
位置し、第１の半導体層と所定間隔を隔てて、第３の半
導体層と同電位に保持される第１導電型の第２の不純物
領域が形成されている。そして、第３の半導体層の上面
の面積と第２の不純物領域の上面の面積との和が、第１
の半導体層の底面の面積の５０％〜７０％である。上記
の第３の半導体層と第２の半導体層との間には、好まし
くは、第２導電型で第２の半導体層よりも高濃度の第４
の半導体層が形成され、この第４の半導体層内に第２の
不純物領域が形成されている。また、溝底面には、好ま
しくは凹凸部が形成され、溝底面の凸部下における第２
の半導体層上に位置する領域に、第２の不純物領域が形
成されている。
【００１９】この発明に基づくトレンチ絶縁ゲート型バ
イポーラトランジスタは、さらに他の局面では、第１導
電型の第１の半導体層と、第１の半導体層上に形成さ
れ、第１の高さを有する第１の上面と、第１の高さより
低い第２の高さを有する第２の上面と、第１および第２
の上面を連結し深さ方向に延びる第３の上面とを有する
第２導電型の第２の半導体層と、第２の半導体層上に形
成された第１導電型の第３の半導体層と、この第３の半
導体層表面に選択的に形成された第２導電型の不純物領
域と、不純物領域の表面から深さ方向に延び第３の半導
体層を通過して第２の半導体層にまで延びる溝と、溝内
部に形成されたゲート電極と、第３の半導体層および不
純物領域の両者に電気的に接続されたエミッタ電極と、
第１の半導体層に電気的に接続されたコレクタ電極とを
備え、第３の上面の面積と第２の上面の面積との和が、
第１の半導体層の底面の面積と第３の上面の面積との和
の５０％〜７０％である。上記の溝は、好ましくは、所
定間隔を隔てて複数設けられ、この溝の間の領域におけ
る第３の半導体層上に不純物領域が形成されている。
イポーラトランジスタは、さらに他の局面では、第１導
電型の第１の半導体層と、第１の半導体層上に形成さ
れ、第１の高さを有する第１の上面と、第１の高さより
低い第２の高さを有する第２の上面と、第１および第２
の上面を連結し深さ方向に延びる第３の上面とを有する
第２導電型の第２の半導体層と、第２の半導体層上に形
成された第１導電型の第３の半導体層と、この第３の半
導体層表面に選択的に形成された第２導電型の不純物領
域と、不純物領域の表面から深さ方向に延び第３の半導
体層を通過して第２の半導体層にまで延びる溝と、溝内
部に形成されたゲート電極と、第３の半導体層および不
純物領域の両者に電気的に接続されたエミッタ電極と、
第１の半導体層に電気的に接続されたコレクタ電極とを
備え、第３の上面の面積と第２の上面の面積との和が、
第１の半導体層の底面の面積と第３の上面の面積との和
の５０％〜７０％である。上記の溝は、好ましくは、所
定間隔を隔てて複数設けられ、この溝の間の領域におけ
る第３の半導体層上に不純物領域が形成されている。
【００２０】この発明に基づくトレンチ絶縁ゲート型バ
イポーラトランジスタの製造方法においては、まず、第
１導電型の第１の半導体層上に、第２導電型の第２の半
導体層および第１導電型の第３の半導体層を順次形成す
る。この第３の半導体層上に所定間隔の開口部を規定す
るように第１および第２のレジストパターンを形成す
る。そして、第１および第２のレジストパターンをマス
クとして用いて、第３の半導体層内に所定量の第２導電
型の不純物を導入する。そして、第１のレジストパター
ンを除去する。その後、第２のレジストパターンをマス
クとして用いてエッチングすることによって、不純物が
導入された領域下においては第２の半導体層内に達し、
それ以外の領域においては第３の半導体層内で留まる溝
を形成する。そして、この溝内にゲート電極を形成し、
溝側壁に近接する第３の半導体層表面に選択的に第２導
電型の不純物領域を形成する。
イポーラトランジスタの製造方法においては、まず、第
１導電型の第１の半導体層上に、第２導電型の第２の半
導体層および第１導電型の第３の半導体層を順次形成す
る。この第３の半導体層上に所定間隔の開口部を規定す
るように第１および第２のレジストパターンを形成す
る。そして、第１および第２のレジストパターンをマス
クとして用いて、第３の半導体層内に所定量の第２導電
型の不純物を導入する。そして、第１のレジストパター
ンを除去する。その後、第２のレジストパターンをマス
クとして用いてエッチングすることによって、不純物が
導入された領域下においては第２の半導体層内に達し、
それ以外の領域においては第３の半導体層内で留まる溝
を形成する。そして、この溝内にゲート電極を形成し、
溝側壁に近接する第３の半導体層表面に選択的に第２導
電型の不純物領域を形成する。
【００２１】この発明に基づくトレンチ絶縁ゲート型バ
イポーラトランジスタの製造方法によれば、他の局面で
は、まず第１導電型の第１の半導体層上に第２導電型の
第２の半導体層および第１導電型の第３の半導体層を順
次形成する。そして、所定幅の開口部を有するレジスト
パターンをマスクとして用いて、第３の半導体層内に底
面を有する溝を形成する。そして、この溝底面に近接し
溝底面端部下近傍に位置する領域に所定量の第２導電型
の不純物を導入する。上記のレジストパターンをマスク
として用いてさらにエッチングすることによって、不純
物が導入された領域下においては第２の半導体層内に達
し、それ以外の領域下においては第３の半導体層内に留
まる溝を形成する。その後、溝内にゲート電極を形成
し、溝側壁に近接する第３の半導体層表面に選択的に第
２導電型の不純物領域を形成する。
イポーラトランジスタの製造方法によれば、他の局面で
は、まず第１導電型の第１の半導体層上に第２導電型の
第２の半導体層および第１導電型の第３の半導体層を順
次形成する。そして、所定幅の開口部を有するレジスト
パターンをマスクとして用いて、第３の半導体層内に底
面を有する溝を形成する。そして、この溝底面に近接し
溝底面端部下近傍に位置する領域に所定量の第２導電型
の不純物を導入する。上記のレジストパターンをマスク
として用いてさらにエッチングすることによって、不純
物が導入された領域下においては第２の半導体層内に達
し、それ以外の領域下においては第３の半導体層内に留
まる溝を形成する。その後、溝内にゲート電極を形成
し、溝側壁に近接する第３の半導体層表面に選択的に第
２導電型の不純物領域を形成する。
【００２２】
【作用】この発明に基づくトレンチ絶縁ゲート型バイポ
ーラトランジスタによれば、第３の半導体層の上面の面
積が、単位セル内においてある一定の割合を持って確保
されている。それにより、第３の半導体層内に流込む電
流容量を所望の範囲内に確保することが可能となる。そ
れにより、微細化に際しても、オン電圧を低い値とする
ことが可能となる。
ーラトランジスタによれば、第３の半導体層の上面の面
積が、単位セル内においてある一定の割合を持って確保
されている。それにより、第３の半導体層内に流込む電
流容量を所望の範囲内に確保することが可能となる。そ
れにより、微細化に際しても、オン電圧を低い値とする
ことが可能となる。
【００２３】他の局面では、溝下に位置する領域に第２
の不純物領域が形成されている。すなわち、第３の半導
体層の平面的な面積が実質的に拡張されたことになる。
それにより、所望の電流容量を確保することが可能とな
る。その結果、微細化に際してもオン電圧の低減化を図
ることが可能となる。
の不純物領域が形成されている。すなわち、第３の半導
体層の平面的な面積が実質的に拡張されたことになる。
それにより、所望の電流容量を確保することが可能とな
る。その結果、微細化に際してもオン電圧の低減化を図
ることが可能となる。
【００２４】上記の第１導電型の第２の不純物領域を取
囲むように第４の半導体層を形成した場合には、溝側壁
に形成されるチャネル領域を流れる電流に対する第２の
不純物領域の影響を小さく抑えることが可能となる。そ
れにより、オン電圧の低減化をより確実に図ることが可
能となる。また、溝底面に凹凸部が形成され、その凹凸
部に取囲まれた領域に第２の不純物領域を形成した場合
には、第２の不純物領域が上記のようにチャネル領域を
流れる電流に与える影響を著しく低減させることが可能
となる。それにより、オン電圧の低減化をより確実に図
ることが可能となる。
囲むように第４の半導体層を形成した場合には、溝側壁
に形成されるチャネル領域を流れる電流に対する第２の
不純物領域の影響を小さく抑えることが可能となる。そ
れにより、オン電圧の低減化をより確実に図ることが可
能となる。また、溝底面に凹凸部が形成され、その凹凸
部に取囲まれた領域に第２の不純物領域を形成した場合
には、第２の不純物領域が上記のようにチャネル領域を
流れる電流に与える影響を著しく低減させることが可能
となる。それにより、オン電圧の低減化をより確実に図
ることが可能となる。
【００２５】この発明に基づくトレンチ絶縁ゲート型バ
イポーラトランジスタによれば、さらに他の局面では、
第３の半導体層の下面に段差部が設けられている。すな
わち、第２の半導体層に設けられた第１、第２および第
３の上面による段差部である。このように段差部を有す
ることにより、電流が第３の半導体層に流込む際に、そ
の段差部の底面部（第２の上面と接する部分）と側面部
（第３の上面と接する部分）とから流込むことが可能と
なる。すなわち、電流が流込める面積が実質的に増大す
ることとなる。そして、この段差部における側面部と底
面部との面積を単位セル内において所定の割合とするこ
とによって、所望の電流容量を得ることが可能となる。
それにより、微細化に際するオン電圧の低減化を行なう
ことが可能となる。
イポーラトランジスタによれば、さらに他の局面では、
第３の半導体層の下面に段差部が設けられている。すな
わち、第２の半導体層に設けられた第１、第２および第
３の上面による段差部である。このように段差部を有す
ることにより、電流が第３の半導体層に流込む際に、そ
の段差部の底面部（第２の上面と接する部分）と側面部
（第３の上面と接する部分）とから流込むことが可能と
なる。すなわち、電流が流込める面積が実質的に増大す
ることとなる。そして、この段差部における側面部と底
面部との面積を単位セル内において所定の割合とするこ
とによって、所望の電流容量を得ることが可能となる。
それにより、微細化に際するオン電圧の低減化を行なう
ことが可能となる。
【００２６】この発明に基づくトレンチ絶縁ゲート型バ
イポーラトランジスタの製造方法によれば、１つの局面
では、所定量の第２導電型の不純物を第３の半導体層内
に予め注入した後、第２導電型の不純物が導入された領
域と第２導電型の不純物が導入されていない領域とを同
時にエッチングする。それにより溝を形成している。こ
のように形成された溝は、不純物が導入されることによ
るエッチングレートの違いによってその底面部に凹凸部
を有するように形成されることになる。それにより、底
面の一部は第３の半導体層に位置し、底面におけるそれ
以外の部分は第２の半導体層内に位置する溝を形成する
ことが可能となる。
イポーラトランジスタの製造方法によれば、１つの局面
では、所定量の第２導電型の不純物を第３の半導体層内
に予め注入した後、第２導電型の不純物が導入された領
域と第２導電型の不純物が導入されていない領域とを同
時にエッチングする。それにより溝を形成している。こ
のように形成された溝は、不純物が導入されることによ
るエッチングレートの違いによってその底面部に凹凸部
を有するように形成されることになる。それにより、底
面の一部は第３の半導体層に位置し、底面におけるそれ
以外の部分は第２の半導体層内に位置する溝を形成する
ことが可能となる。
【００２７】この発明に基づくトレンチ絶縁ゲート型バ
イポーラトランジスタの製造方法によれば、他の局面で
は、予め第３の半導体層内に底面を有するように溝を形
成した後、この溝の底面に近接し溝底面端部下近傍に位
置する領域に第２導電型の不純物を導入している。その
後、さらにエッチングを行なうことによって溝を形成し
ている。それにより、溝の中央部下において第３の半導
体層が残存し、溝の端部下においては第２の半導体層内
にまで達する溝を形成することが可能となる。
イポーラトランジスタの製造方法によれば、他の局面で
は、予め第３の半導体層内に底面を有するように溝を形
成した後、この溝の底面に近接し溝底面端部下近傍に位
置する領域に第２導電型の不純物を導入している。その
後、さらにエッチングを行なうことによって溝を形成し
ている。それにより、溝の中央部下において第３の半導
体層が残存し、溝の端部下においては第２の半導体層内
にまで達する溝を形成することが可能となる。
【００２８】
【実施例】以下、この発明に基づく実施例について、図
１〜図１０を用いて説明する。図１は、この発明に基づ
く第１の実施例におけるＴ−ＩＧＢＴを示す斜視図であ
る。図１を参照して、ｐ+ コレクタ層１上にはｎ- エピ
タキシャル層３が形成されている。このｎ- エピタキシ
ャル層３上にはｐウェル領域４が形成されている。この
ｐウェル領域４の表面には、ｎ+ エミッタ領域５が選択
的に形成されている。このｎ+ エミッタ領域５表面から
ｎ- エピタキシャル層３にわたって溝７が形成されてい
る。そして、この溝７内部にはゲート絶縁膜６が形成さ
れており、ゲート絶縁膜６上にゲート電極（図示せず）
が形成されることになる。また、ｎ+エミッタ領域５上
およびｐウェル領域４上にはエミッタ電極（図示せず）
が形成され、ｐ+ コレクタ層１裏面には、コレクタ電極
（図示せず）が形成される。
１〜図１０を用いて説明する。図１は、この発明に基づ
く第１の実施例におけるＴ−ＩＧＢＴを示す斜視図であ
る。図１を参照して、ｐ+ コレクタ層１上にはｎ- エピ
タキシャル層３が形成されている。このｎ- エピタキシ
ャル層３上にはｐウェル領域４が形成されている。この
ｐウェル領域４の表面には、ｎ+ エミッタ領域５が選択
的に形成されている。このｎ+ エミッタ領域５表面から
ｎ- エピタキシャル層３にわたって溝７が形成されてい
る。そして、この溝７内部にはゲート絶縁膜６が形成さ
れており、ゲート絶縁膜６上にゲート電極（図示せず）
が形成されることになる。また、ｎ+エミッタ領域５上
およびｐウェル領域４上にはエミッタ電極（図示せず）
が形成され、ｐ+ コレクタ層１裏面には、コレクタ電極
（図示せず）が形成される。
【００２９】上記の構造を有するＴ−ＩＧＢＴにおい
て、Ｗｃ／２の値を単位セル幅と定義する。また、Ｗｐ
／２の値をｐウェル領域上面４ａの幅と定義する。さら
に、このｐウェル領域４の上面４ａの面積をＳｐで示
し、単位セルの底面１ａの面積をＳA で示している。な
お、図１において、単位セルの奥行きをＤで示してい
る。
て、Ｗｃ／２の値を単位セル幅と定義する。また、Ｗｐ
／２の値をｐウェル領域上面４ａの幅と定義する。さら
に、このｐウェル領域４の上面４ａの面積をＳｐで示
し、単位セルの底面１ａの面積をＳA で示している。な
お、図１において、単位セルの奥行きをＤで示してい
る。
【００３０】以上のような構造を有するＴ−ＩＧＢＴに
おいて、ＳA に対するＳｐの割合をＲPE＝Ｓｐ／ＳA ×
１００（％）で定義する。この割合ＲPEを適切な値にす
ることによって、電流容量を確保するものである。
おいて、ＳA に対するＳｐの割合をＲPE＝Ｓｐ／ＳA ×
１００（％）で定義する。この割合ＲPEを適切な値にす
ることによって、電流容量を確保するものである。
【００３１】ここで、図１１を用いてＲPEの適正値につ
いて詳しく説明する。図１１を参照して、単位セル幅
（Ｗｃ／２）の減少に伴い、ＲPEの値も徐々に減少して
いるが、ＭＯＳＦＥＴの高密度化の効果が大きいためオ
ン電圧は低下している。しかし、単位セル幅が１．５μ
ｍ〜１．０μｍの領域でオン電圧は底を打った後、１．
０μｍ以下で急激に上昇している。したがって、オン電
圧を低減するのに最も効果があるのは、ＲPE＝５０％〜
７０％の範囲であるといえる。すなわち、この割合に従
って溝幅、溝間隔、パターンの最適化を行なうことによ
ってオン電圧が低減されかつ微細化されたＴ−ＩＧＢＴ
を得ることが可能となる。
いて詳しく説明する。図１１を参照して、単位セル幅
（Ｗｃ／２）の減少に伴い、ＲPEの値も徐々に減少して
いるが、ＭＯＳＦＥＴの高密度化の効果が大きいためオ
ン電圧は低下している。しかし、単位セル幅が１．５μ
ｍ〜１．０μｍの領域でオン電圧は底を打った後、１．
０μｍ以下で急激に上昇している。したがって、オン電
圧を低減するのに最も効果があるのは、ＲPE＝５０％〜
７０％の範囲であるといえる。すなわち、この割合に従
って溝幅、溝間隔、パターンの最適化を行なうことによ
ってオン電圧が低減されかつ微細化されたＴ−ＩＧＢＴ
を得ることが可能となる。
【００３２】次に図２を参照して、図１に示されたＴ−
ＩＧＢＴの他の態様について説明する。図２は、この発
明に基づく第１の実施例におけるＴ−ＩＧＢＴの第１の
変形例を示す斜視図である。図２を参照して、この変形
例においてはｎ+ エミッタ領域５に挟まれるようにｐウ
ェル領域上面４ｂが形成されている。このようにｎ+エ
ミッタ領域５を形成した場合においても、上記のＲPEの
値は、５０％〜７０％の値にする。それにより、オン電
圧を低く抑えることが可能となる。
ＩＧＢＴの他の態様について説明する。図２は、この発
明に基づく第１の実施例におけるＴ−ＩＧＢＴの第１の
変形例を示す斜視図である。図２を参照して、この変形
例においてはｎ+ エミッタ領域５に挟まれるようにｐウ
ェル領域上面４ｂが形成されている。このようにｎ+エ
ミッタ領域５を形成した場合においても、上記のＲPEの
値は、５０％〜７０％の値にする。それにより、オン電
圧を低く抑えることが可能となる。
【００３３】次に、図３を用いて、さらに他の変形例に
ついて説明する。図３は、この発明に基づく第１の実施
例におけるＴ−ＩＧＢＴの第２の変形例を示す斜視図で
ある。図３を参照して、この変形例においては、溝７壁
面に沿って、この単位セル内において、ｎ+ エミッタ領
域５のみが形成されている部分と、ｐウェル領域４の上
面４ｃのみが形成されている部分と、ｎ+ エミッタ領域
５とｐウェル領域４とが混在する部分とが設けられてい
る。この変形例においても、ＲPEの値は、５０％〜７０
％の範囲内のものとする。それにより、オン電圧を低減
することが可能となる。
ついて説明する。図３は、この発明に基づく第１の実施
例におけるＴ−ＩＧＢＴの第２の変形例を示す斜視図で
ある。図３を参照して、この変形例においては、溝７壁
面に沿って、この単位セル内において、ｎ+ エミッタ領
域５のみが形成されている部分と、ｐウェル領域４の上
面４ｃのみが形成されている部分と、ｎ+ エミッタ領域
５とｐウェル領域４とが混在する部分とが設けられてい
る。この変形例においても、ＲPEの値は、５０％〜７０
％の範囲内のものとする。それにより、オン電圧を低減
することが可能となる。
【００３４】次に、図４を用いて、この発明に基づく第
２の実施例におけるＴ−ＩＧＢＴについて説明する。図
４は、この発明に基づく第２の実施例におけるＴ−ＩＧ
ＢＴを示す断面図である。図４を参照して、本実施例に
おいては、溝７直下に位置するｎ- エピタキシャル層３
内に、ｐ型不純物層１９が形成されている。このｐ型不
純物層１９には、エミッタ電極９が接続されている。す
なわち、このｐ型不純物層１９は、ｐウェル領域４と同
電位に保持されることになる。このように、ｐ型不純物
層１９を備えることにより、図４に示されるように、正
孔電流１３の一部がｐ型不純物層１９にも流込むことに
なる。すなわち、溝７下部にも内臓されたｐｎｐトラン
ジスタが形成されることになる。それにより、所望の電
流容量を確保することが可能となる。
２の実施例におけるＴ−ＩＧＢＴについて説明する。図
４は、この発明に基づく第２の実施例におけるＴ−ＩＧ
ＢＴを示す断面図である。図４を参照して、本実施例に
おいては、溝７直下に位置するｎ- エピタキシャル層３
内に、ｐ型不純物層１９が形成されている。このｐ型不
純物層１９には、エミッタ電極９が接続されている。す
なわち、このｐ型不純物層１９は、ｐウェル領域４と同
電位に保持されることになる。このように、ｐ型不純物
層１９を備えることにより、図４に示されるように、正
孔電流１３の一部がｐ型不純物層１９にも流込むことに
なる。すなわち、溝７下部にも内臓されたｐｎｐトラン
ジスタが形成されることになる。それにより、所望の電
流容量を確保することが可能となる。
【００３５】なお、図４において、Ｗp2は、ｐ型不純物
層１９の上面の幅を示し、Ｗp1は、ｐウェル領域４の上
面の幅を示している。そして、本実施例においては、Ｒ
PEの値は、下記の式で表わされる。
層１９の上面の幅を示し、Ｗp1は、ｐウェル領域４の上
面の幅を示している。そして、本実施例においては、Ｒ
PEの値は、下記の式で表わされる。
【００３６】
【数１】
【００３７】上記の数１に示される、ＲPEの値を５０％
〜７０％の範囲とすることによって、オン電圧を低減す
ることが可能となる。
〜７０％の範囲とすることによって、オン電圧を低減す
ることが可能となる。
【００３８】次に、図５を用いて、この発明に基づく第
３の実施例におけるＴ−ＩＧＢＴについて説明する。図
５は、この発明に基づく第３の実施例におけるＴ−ＩＧ
ＢＴを示す断面図である。図５を参照して、本実施例に
おいては、ｐ型不純物層１９ａの一方端が、溝７の底面
端部下近傍にまで位置するように形成されている。そし
て、このｐ型不純物層１９ａを取囲むように、ｎ+ ベー
ス領域２０が形成されている。
３の実施例におけるＴ−ＩＧＢＴについて説明する。図
５は、この発明に基づく第３の実施例におけるＴ−ＩＧ
ＢＴを示す断面図である。図５を参照して、本実施例に
おいては、ｐ型不純物層１９ａの一方端が、溝７の底面
端部下近傍にまで位置するように形成されている。そし
て、このｐ型不純物層１９ａを取囲むように、ｎ+ ベー
ス領域２０が形成されている。
【００３９】ｐ型不純物層１９ａは、エミッタ電極９と
接続されているため、電位はアース電位に近い状態とな
っている。そのため、溝７の端部近傍にまで延びるよう
に形成された場合には、チャネル領域１１に形成された
反転層を通って流れる電子電流１２の流れを抑制するこ
とが考えられる。そして、それによりオン電圧をかえっ
て増加させるといったことが考えられる。そこで、ｐ型
不純物層１９ａを取囲むようにｎ+ ベース層２０を形成
することによって、電子電流の流入を促進させることに
よって、オン電圧の低減をより確実に行なうことが可能
となる。なお、本実施例においても、上記の第２の実施
例と同様に、ｐ型不純物層１９ａの上面とｐウェル領域
４の上面との面積の和の単位セルの面積に対する割合
は、５０〜７０％である。
接続されているため、電位はアース電位に近い状態とな
っている。そのため、溝７の端部近傍にまで延びるよう
に形成された場合には、チャネル領域１１に形成された
反転層を通って流れる電子電流１２の流れを抑制するこ
とが考えられる。そして、それによりオン電圧をかえっ
て増加させるといったことが考えられる。そこで、ｐ型
不純物層１９ａを取囲むようにｎ+ ベース層２０を形成
することによって、電子電流の流入を促進させることに
よって、オン電圧の低減をより確実に行なうことが可能
となる。なお、本実施例においても、上記の第２の実施
例と同様に、ｐ型不純物層１９ａの上面とｐウェル領域
４の上面との面積の和の単位セルの面積に対する割合
は、５０〜７０％である。
【００４０】次に、図６を用いて、この発明に基づく第
４の実施例について説明する。図６は、この発明に基づ
く第４の実施例におけるＴ−ＩＧＢＴを示す断面図であ
る。図６を参照して、本実施例においては、溝７の底面
に凹凸部が形成されている。そして、この凹凸部で取囲
まれた領域内にｐ型不純物層１９ｂが形成されている。
このｐ型不純物層１９ｂは、エミッタ電極９と接続され
ており、ｐウェル領域４と同電位に保持される。それに
より、このｐ型不純物層１９ｂにも正孔電流１３が流込
むこととなる。それにより、上記の第２の実施例と同様
に、所望の電流容量を得ることが可能となる。また、ｐ
型不純物層１９ｂは、溝７の底面の凹凸部に囲まれた状
態で形成されているため、上記の第３の実施例と同様
に、このｐ型不純物層１９ｂが電子電流へ悪影響を及ぼ
す懸念はないといえる。なお、本実施例においても、ｐ
型不純物層１９ｂの上面の面積とｐウェル領域４の上面
の面積の和が図６に示される単位セル面積に対して５０
％〜７０％の割合となるように設定されている。
４の実施例について説明する。図６は、この発明に基づ
く第４の実施例におけるＴ−ＩＧＢＴを示す断面図であ
る。図６を参照して、本実施例においては、溝７の底面
に凹凸部が形成されている。そして、この凹凸部で取囲
まれた領域内にｐ型不純物層１９ｂが形成されている。
このｐ型不純物層１９ｂは、エミッタ電極９と接続され
ており、ｐウェル領域４と同電位に保持される。それに
より、このｐ型不純物層１９ｂにも正孔電流１３が流込
むこととなる。それにより、上記の第２の実施例と同様
に、所望の電流容量を得ることが可能となる。また、ｐ
型不純物層１９ｂは、溝７の底面の凹凸部に囲まれた状
態で形成されているため、上記の第３の実施例と同様
に、このｐ型不純物層１９ｂが電子電流へ悪影響を及ぼ
す懸念はないといえる。なお、本実施例においても、ｐ
型不純物層１９ｂの上面の面積とｐウェル領域４の上面
の面積の和が図６に示される単位セル面積に対して５０
％〜７０％の割合となるように設定されている。
【００４１】次に、図７を用いて、この発明に基づく第
５の実施例について説明する。図７は、この発明に基づ
く第５の実施例におけるＴ−ＩＧＢＴを示す断面図であ
る。図７を参照して、本実施例においては、溝７が複数
形成されている。この溝７の幅は、この溝７内に形成さ
れるＭＯＳゲートとしての機能を保持できる局限まで集
積化し得る幅となるように選定される。また、ｐウェル
領域４の下面は、図７に示されるように、段差部を有す
るように形成されている。この場合であれば、ｐウェル
領域４の下面一部の深さが溝７の深さよりも深くなるよ
うに形成されている。また、本実施例においては、ラッ
チアップ防止のためにｐ+ 不純物層２１が設けられてい
る。なお、上記の各実例においても、ｐウェル領域４内
にこのｐ + 不純物層２１が形成されてもよい。上記のよ
うに、ｐウェル領域４の下面が段差部を有することによ
って、正孔電流１３は、このｐウェル領域４の段差部に
おける側面部および底面部から流入することが可能とな
る。それにより、正孔電流１３の流入可能なｐウェル領
域４の面積を増大させることができ、所望の電流容量を
確保することが可能となる。
５の実施例について説明する。図７は、この発明に基づ
く第５の実施例におけるＴ−ＩＧＢＴを示す断面図であ
る。図７を参照して、本実施例においては、溝７が複数
形成されている。この溝７の幅は、この溝７内に形成さ
れるＭＯＳゲートとしての機能を保持できる局限まで集
積化し得る幅となるように選定される。また、ｐウェル
領域４の下面は、図７に示されるように、段差部を有す
るように形成されている。この場合であれば、ｐウェル
領域４の下面一部の深さが溝７の深さよりも深くなるよ
うに形成されている。また、本実施例においては、ラッ
チアップ防止のためにｐ+ 不純物層２１が設けられてい
る。なお、上記の各実例においても、ｐウェル領域４内
にこのｐ + 不純物層２１が形成されてもよい。上記のよ
うに、ｐウェル領域４の下面が段差部を有することによ
って、正孔電流１３は、このｐウェル領域４の段差部に
おける側面部および底面部から流入することが可能とな
る。それにより、正孔電流１３の流入可能なｐウェル領
域４の面積を増大させることができ、所望の電流容量を
確保することが可能となる。
【００４２】なお、図７において、ＷT は、ＭＯＳゲー
ト形成領域２２の幅を示し、Ｗp3は、ｐウェル領域４の
形成領域２３の幅を示している。また、Ｗp4は、溝７底
面から深さ方向に延びるｐウェル領域４の深さを示して
いる。本実施例においては、図７に示される構造が単位
セルとなる。したがって、ＲPEの値は、下記の式で表わ
される。
ト形成領域２２の幅を示し、Ｗp3は、ｐウェル領域４の
形成領域２３の幅を示している。また、Ｗp4は、溝７底
面から深さ方向に延びるｐウェル領域４の深さを示して
いる。本実施例においては、図７に示される構造が単位
セルとなる。したがって、ＲPEの値は、下記の式で表わ
される。
【００４３】
【数２】
【００４４】上記の数２に示される範囲内にＲPEの値を
調整することによって、オン電圧を低減することが可能
となる。
調整することによって、オン電圧を低減することが可能
となる。
【００４５】次に、図８を用いて、本発明に基づくＴ−
ＩＧＢＴの特徴的な製造方法について説明する。図８
（ａ），（ｂ），（ｃ）は、本発明に基づくＴ−ＩＧＢ
Ｔの製造方法の一実施例を示す断面図である。
ＩＧＢＴの特徴的な製造方法について説明する。図８
（ａ），（ｂ），（ｃ）は、本発明に基づくＴ−ＩＧＢ
Ｔの製造方法の一実施例を示す断面図である。
【００４６】まず図８（ａ）を参照して、ｐ+ コレクタ
層１上にｎ- エピタキシャル層３およびｐウェル領域４
を順次形成する。そして、ｐウェル領域４上にレジスト
を塗布し、このレジストをパターニングすることによっ
て、開口部１５を設ける。すなわち、この開口部１５を
規定するように第１レジストパターン１４ａと、第２レ
ジストパターン１４ｂとが形成されることになる。この
場合の開口部１５の位置は、その一方の端部が、後の工
程で形成される溝７の端部と一致するように形成され
る。このようにして形成された第１および第２レジスト
パターン１４ａ，１４ｂをマスクとして用いて、リン
（Ｐ）などのｎ型不純物を１０16ｃｍ-2以上の注入量で
注入し、ｎ+ 不純物領域１７を形成する。
層１上にｎ- エピタキシャル層３およびｐウェル領域４
を順次形成する。そして、ｐウェル領域４上にレジスト
を塗布し、このレジストをパターニングすることによっ
て、開口部１５を設ける。すなわち、この開口部１５を
規定するように第１レジストパターン１４ａと、第２レ
ジストパターン１４ｂとが形成されることになる。この
場合の開口部１５の位置は、その一方の端部が、後の工
程で形成される溝７の端部と一致するように形成され
る。このようにして形成された第１および第２レジスト
パターン１４ａ，１４ｂをマスクとして用いて、リン
（Ｐ）などのｎ型不純物を１０16ｃｍ-2以上の注入量で
注入し、ｎ+ 不純物領域１７を形成する。
【００４７】その後、第２レジストパターン１４ｂを除
去した後、溝７形成のためのエッチングを行なう。この
とき、リンの注入されたｎ+ 領域１７においてはエッチ
ングレートが上がるため、それ以外の部分よりも速くエ
ッチングされることになる。これを利用して、ｎ+ 不純
物領域１７が形成された領域下においてはｎ- エピタキ
シャル層３にまで達し、それ以外の部分においてはｐウ
ェル領域４内で留まる溝７を形成することが可能とな
る。それにより、溝７の底面部に凹凸部を形成でき、こ
の凹凸部内にｐ型不純物層１９ｃを形成することが可能
となる。
去した後、溝７形成のためのエッチングを行なう。この
とき、リンの注入されたｎ+ 領域１７においてはエッチ
ングレートが上がるため、それ以外の部分よりも速くエ
ッチングされることになる。これを利用して、ｎ+ 不純
物領域１７が形成された領域下においてはｎ- エピタキ
シャル層３にまで達し、それ以外の部分においてはｐウ
ェル領域４内で留まる溝７を形成することが可能とな
る。それにより、溝７の底面部に凹凸部を形成でき、こ
の凹凸部内にｐ型不純物層１９ｃを形成することが可能
となる。
【００４８】その後、図８（ｃ）を参照して、溝７内表
面にゲート絶縁膜６を形成し、このゲート絶縁膜６上に
ゲート電極８となる不純物の導入された多結晶シリコン
層８を形成する。そして、このゲート電極８上にキャッ
プ酸化膜２４を形成する。そして、ｐウェル領域４表面
にガス拡散あるいはイオン注入によって、ｎ+ エミッタ
領域５を形成する。なお、このｎ+ エミッタ領域５は、
溝７形成の前に行なってもよい。
面にゲート絶縁膜６を形成し、このゲート絶縁膜６上に
ゲート電極８となる不純物の導入された多結晶シリコン
層８を形成する。そして、このゲート電極８上にキャッ
プ酸化膜２４を形成する。そして、ｐウェル領域４表面
にガス拡散あるいはイオン注入によって、ｎ+ エミッタ
領域５を形成する。なお、このｎ+ エミッタ領域５は、
溝７形成の前に行なってもよい。
【００４９】次に、図９を用いてこの発明に基づく他の
実施例におけるＴ−ＩＧＢＴの製造方法について説明す
る。図９（ａ），（ｂ），（ｃ）は、この発明に基づく
他の実施例におけるＴ−ＩＧＢＴの製造方法の各工程を
示す断面図である。
実施例におけるＴ−ＩＧＢＴの製造方法について説明す
る。図９（ａ），（ｂ），（ｃ）は、この発明に基づく
他の実施例におけるＴ−ＩＧＢＴの製造方法の各工程を
示す断面図である。
【００５０】まず図９（ａ）を参照して、上記の実施例
と同様の工程を経てｐウェル領域４を形成した後、溝７
形成領域を露出させるようにレジストパターン２６を形
成した後、このレジストパターン２６をマスクして用い
てｐウェル領域４内に底面を有する溝部２７を形成す
る。そして、この溝部２７内表面に酸化膜２８を形成す
る。その後、斜めイオン注入法を用いてリン（Ｐ）など
のｎ型不純物をイオン注入する。このとき、溝部２７の
底面端部下近傍にのみにこのリンイオンを注入する。
と同様の工程を経てｐウェル領域４を形成した後、溝７
形成領域を露出させるようにレジストパターン２６を形
成した後、このレジストパターン２６をマスクして用い
てｐウェル領域４内に底面を有する溝部２７を形成す
る。そして、この溝部２７内表面に酸化膜２８を形成す
る。その後、斜めイオン注入法を用いてリン（Ｐ）など
のｎ型不純物をイオン注入する。このとき、溝部２７の
底面端部下近傍にのみにこのリンイオンを注入する。
【００５１】このときの酸化膜のプロジェクションレン
ジＲP は、下記の数３で表わされる。
ジＲP は、下記の数３で表わされる。
【００５２】
【数３】
【００５３】上記の数３において、θは、上記の斜めイ
オン注入の際の注入角度を示しており、ｔOXは、酸化膜
の膜厚を示している。この上記の数３に示された式は、
図１０に示される模式図を用いて説明される。図１０
は、上記の数３を説明するための概念図である。図１０
を参照して、上記の数３の範囲となるようにＲp を調整
することによって、図１０に示される考察より、溝部２
７の底面端部近傍にのみリンイオンを注入することが可
能となる。
オン注入の際の注入角度を示しており、ｔOXは、酸化膜
の膜厚を示している。この上記の数３に示された式は、
図１０に示される模式図を用いて説明される。図１０
は、上記の数３を説明するための概念図である。図１０
を参照して、上記の数３の範囲となるようにＲp を調整
することによって、図１０に示される考察より、溝部２
７の底面端部近傍にのみリンイオンを注入することが可
能となる。
【００５４】次に、図９（ｂ）を参照して、上記のよう
にリン（Ｐ）イオンを注入した後、レジストパターン２
６をマスクとして再度エッチングを行なうことによって
溝７を形成する。この場合も上記の実施例と同様に、リ
ンイオンが注入された部分においてはエッチングレート
が速いため、図９（ｂ）に示されるような、底面に凹凸
部を有する溝７が形成されることになる。そして、この
凹凸部内にｐ型不純物層１９ｄが残存する。このように
して溝７底面にｐ型不純物層１９ｄを形成した後、レジ
ストパターン２６を除去する。そして、溝７内表面にゲ
ート絶縁膜６を形成し、このゲート絶縁膜６上にゲート
電極８となる導電材料を埋込む。そして、このゲート電
極８上にキャップ酸化膜２４を形成する。このようにキ
ャップ酸化膜２４を形成した後、ｎ+ エミッタ領域５を
形成する。本実施例においても、ｎ+ エミッタ領域５
は、溝部２７形成前に形成してもよい。
にリン（Ｐ）イオンを注入した後、レジストパターン２
６をマスクとして再度エッチングを行なうことによって
溝７を形成する。この場合も上記の実施例と同様に、リ
ンイオンが注入された部分においてはエッチングレート
が速いため、図９（ｂ）に示されるような、底面に凹凸
部を有する溝７が形成されることになる。そして、この
凹凸部内にｐ型不純物層１９ｄが残存する。このように
して溝７底面にｐ型不純物層１９ｄを形成した後、レジ
ストパターン２６を除去する。そして、溝７内表面にゲ
ート絶縁膜６を形成し、このゲート絶縁膜６上にゲート
電極８となる導電材料を埋込む。そして、このゲート電
極８上にキャップ酸化膜２４を形成する。このようにキ
ャップ酸化膜２４を形成した後、ｎ+ エミッタ領域５を
形成する。本実施例においても、ｎ+ エミッタ領域５
は、溝部２７形成前に形成してもよい。
【００５５】
【発明の効果】以上のようにこの発明によれば、Ｔ−Ｉ
ＧＢＴの微細化に際して、所望の電流容量を得るように
第３の半導体層の上面の面積あるいは第３の半導体層の
上面の面積と第２の不純物領域の上面の面積との和など
の値が選定されている。このように第３の半導体層上面
の面積等を所定範囲内の割合にすることによって、バイ
ポーラトランジスタの形成領域を確保でき、所望の電流
容量を得ることが可能となる。それにより、微細化した
際にもより確実にオン電圧を低減させることが可能とな
る。すなわち、高性能な半導体装置を得ることが可能と
なる。
ＧＢＴの微細化に際して、所望の電流容量を得るように
第３の半導体層の上面の面積あるいは第３の半導体層の
上面の面積と第２の不純物領域の上面の面積との和など
の値が選定されている。このように第３の半導体層上面
の面積等を所定範囲内の割合にすることによって、バイ
ポーラトランジスタの形成領域を確保でき、所望の電流
容量を得ることが可能となる。それにより、微細化した
際にもより確実にオン電圧を低減させることが可能とな
る。すなわち、高性能な半導体装置を得ることが可能と
なる。
【００５６】また、この発明に基づくＴ−ＩＧＢＴの製
造方法によれば、従来のプロセス工程に大幅な変更を加
えることなく精度よく実施できる。
造方法によれば、従来のプロセス工程に大幅な変更を加
えることなく精度よく実施できる。
【図１】この発明に基づく第１の実施例におけるＴ−Ｉ
ＧＢＴを示す斜視図である。
ＧＢＴを示す斜視図である。
【図２】この発明に基づく第１の実施例の他の態様を示
す斜視図である。
す斜視図である。
【図３】この発明に基づく第１の実施例のさらに他の態
様を示す斜視図である。
様を示す斜視図である。
【図４】この発明に基づく第２の実施例におけるＴ−Ｉ
ＧＢＴを示す断面図である。
ＧＢＴを示す断面図である。
【図５】この発明に基づく第３の実施例におけるＴ−Ｉ
ＧＢＴを示す断面図である。
ＧＢＴを示す断面図である。
【図６】この発明に基づく第４の実施例におけるＴ−Ｉ
ＧＢＴを示す断面図である。
ＧＢＴを示す断面図である。
【図７】この発明に基づく第５の実施例におけるＴ−Ｉ
ＧＢＴを示す断面図である。
ＧＢＴを示す断面図である。
【図８】この発明に基づくＴ−ＩＧＢＴの一実施例にお
ける製造工程の第１工程を示す断面図（ａ）、第２工程
を示す断面図（ｂ）、第３工程を示す断面図（ｃ）であ
る。
ける製造工程の第１工程を示す断面図（ａ）、第２工程
を示す断面図（ｂ）、第３工程を示す断面図（ｃ）であ
る。
【図９】この発明に基づくＴ−ＩＧＢＴの他の実施例に
おける製造工程の第１工程を示す断面図（ａ）、第２工
程を示す断面図（ｂ）、第３工程を示す断面図（ｃ）で
ある。
おける製造工程の第１工程を示す断面図（ａ）、第２工
程を示す断面図（ｂ）、第３工程を示す断面図（ｃ）で
ある。
【図１０】図９（ａ）に示されるイオン注入法を説明す
るための説明図である。
るための説明図である。
【図１１】単位セル幅（Ｗｃ／２）と、オン電圧Ｖ
CEと、ｐウェル領域表面が単位セル表面積に対して占め
る割合ＲPE（％）との関係を示す図である。
CEと、ｐウェル領域表面が単位セル表面積に対して占め
る割合ＲPE（％）との関係を示す図である。
【図１２】従来のＴ−ＩＧＢＴを示す断面図である。
【図１３】図１２に示されるＴ−ＩＧＢＴの等価回路図
である。
である。
【図１４】従来のＴ−ＭＯＳＦＥＴを示す断面図であ
る。
る。
【図１５】図１４に示されるＴ−ＭＯＳＦＥＴの等価回
路図である。
路図である。
【図１６】オン抵抗（ＯＨＭ−ＣＭ2 ）と単位セル幅
（μｍ）との関係を示す図である。
（μｍ）との関係を示す図である。
１，３１ ｐ+ コレクタ層 ３，３３ ｎ- エピタキシャル層 ４，３４ ｐウェル領域 ５，３５ ｎ+ エミッタ領域 ８，３８ ゲート電極 ９，３９ エミッタ電極 １０，４０ コレクタ電極 ７，３７ 溝 １９，１９ａ，１９ｂ，１９ｃ，１９ｄ ｐ型不純物層 ２０ ｎ+ ベース領域 ２１ ｐ+ 不純物層 ２７ 溝部
Claims (8)
- 【請求項１】 第１導電型の第１の半導体層と、 前記第１の半導体層上に形成された第２導電型の第２の
半導体層と、 前記第２の半導体層上に形成された第１導電型の第３の
半導体層と、 前記第３の半導体層表面に選択的に形成された第２導電
型の不純物領域と、 前記不純物領域の表面から深さ方向に延び前記第３の半
導体層を通過して前記第２の半導体層にまで至る溝と、 前記溝内部に形成されたゲート電極と、 前記第３の半導体層および前記不純物領域の両者に電気
的に接続されたエミッタ電極と、 前記第１の半導体層に電気的に接続されたコレクタ電極
と、 を備えたトレンチ絶縁ゲート型バイポーラトランジスタ
において、 前記第３の半導体層の上面の面積が、前記第１の半導体
層の底面の面積の５０〜７０％であることを特徴とする
トレンチ絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】第１導電型の第１の半導体層と、 前記第１の半導体層上に形成された第２導電型の第２の
半導体層と、 前記第２の半導体層上に形成された第１導電型の第３の
半導体層と、 前記第３の半導体層表面に選択的に形成された第２導電
型の第１の不純物領域と、 前記第１の不純物領域の表面から深さ方向に延び前記第
３の半導体層を通過して前記第２の半導体層にまで至る
溝と、 前記溝内部に形成されたゲート電極と、 前記第３の半導体層および前記第１の不純物領域の両者
に電気的に接続されたエミッタ電極と、 前記第１の半導体層に電気的に接続されたコレクタ電極
と、 を備えたトレンチ絶縁ゲート型バイポーラトランジスタ
において、 前記溝の直下に位置し、前記第１の半導体層と所定間隔
を隔てて前記第３の半導体層と同電位に保持される第１
導電型の第２の不純物領域が形成され、 前記第３の半導体層の上面の面積と前記第２の不純物領
域の上面の面積との和が、前記第１の半導体層の底面の
面積の５０％〜７０％であることを特徴とするトレンチ
絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】 前記第３の半導体層と前記第２の半導体
層との間には、第２導電型で前記第２の半導体層よりも
高濃度の第４の半導体層が形成され、 前記第４の半導体層内に前記第２の不純物領域が形成さ
れている、請求項２に記載のトレンチ絶縁ゲート型バイ
ポーラトランジスタ。 - 【請求項４】 前記溝底面には凹凸部が形成され、 前記溝底面の凸部下における前記第２の半導体層上に位
置する領域に前記第２の不純物領域が形成されている、
請求項２に記載のトレンチ絶縁ゲート型バイポーラトラ
ンジスタ。 - 【請求項５】 第１導電型の第１の半導体層と、 前記第１の半導体層上に形成され、第１の高さを有する
第１の上面と、前記第１の高さより低い第２の高さを有
する第２の上面と、前記第１および第２の上面を連結し
深さ方向に延びる第３の上面とを有する第２導電型の第
２の半導体層と、 前記第２の半導体層上に形成された第１導電型の第３の
半導体層と、 前記第３の半導体層表面に選択的に形成された第２導電
型の不純物領域と、 前記不純物領域の表面から深さ方向に延び前記第３の半
導体層を通過して前記第２の半導体層にまで延びる溝
と、 前記溝内部に形成されたゲート電極と、 前記第３の半導体層および前記不純物領域の両者に電気
的に接続されたエミッタ電極と、 前記第１の半導体層に電気的に接続されたコレクタ電極
と、 を備えたトレンチ絶縁ゲート型バイポーラトランジスタ
であって、 前記第３の上面の面積と前記第２の上面の面積との和
が、前記第１の半導体層の底面の面積と前記第３の上面
の面積と前記第２の上面の面積との和の５０％〜７０％
であることを特徴とするトレンチ絶縁ゲート型バイポー
ラトランジスタ。 - 【請求項６】 前記溝は所定間隔を隔てて複数設けら
れ、 前記溝の間の領域における前記第３の半導体層上に前記
不純物領域が形成されている、請求項５に記載のトレン
チ絶縁ゲート型バイポーラトランジスタ。 - 【請求項７】 第１導電型の第１の半導体層上に第２導
電型の第２の半導体層および第１導電型の第３の半導体
層を順次形成する工程と、 前記第３の半導体層上に所定間隔の開口部を規定するよ
うに第１および第２のレジストパターンを形成する工程
と、 前記第１および第２のレジストパターンをマスクとして
用いて、前記第３の半導体層内に所定量の第２導電型の
不純物を導入する工程と、 前記第１のレジストパターンを除去する工程と、 前記第２のレジストパターンをマスクとして用いてエッ
チングすることによって、前記不純物が導入された領域
下においては前記第２の半導体層内に達し、前記不純物
が導入されていない領域下においては前記第３の半導体
層内に達する溝を形成する工程と、 前記溝内にゲート電極を形成する工程と、 前記溝側壁に近接する前記第３の半導体層表面に選択的
に第２導電型の不純物領域を形成する工程と、 を備えたトレンチ絶縁ゲート型バイポーラトランジスタ
の製造方法。 - 【請求項８】 第１導電型の第１の半導体層上に第２導
電型の第２の半導体層および第１導電型の第３の半導体
層を順次形成する工程と、 所定幅の開口部を有するレジストパターンをマスクとし
て用いてエッチングすることによって、前記第３の半導
体層内に底面を有する溝を形成する工程と、 前記溝底面に近接し前記溝底面端部下近傍に位置する領
域に所定量の第２導電型の不純物を導入する工程と、 前記レジストパターンをマスクとして用いてさらにエッ
チングすることによって、前記不純物が導入された領域
下においては前記第２の半導体層内に達し、前記不純物
が導入されていない領域下においては前記第３の半導体
層内に留まる溝を形成する工程と、 前記溝内にゲート電極を形成する工程と、 前記溝側壁に近接する前記第３の半導体層表面に選択的
に第２導電型の不純物領域を形成する工程と、 を備えたトレンチ絶縁ゲート型バイポーラトランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24066692A JP2883501B2 (ja) | 1992-09-09 | 1992-09-09 | トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24066692A JP2883501B2 (ja) | 1992-09-09 | 1992-09-09 | トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690002A true JPH0690002A (ja) | 1994-03-29 |
| JP2883501B2 JP2883501B2 (ja) | 1999-04-19 |
Family
ID=17062899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24066692A Expired - Lifetime JP2883501B2 (ja) | 1992-09-09 | 1992-09-09 | トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2883501B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854518A1 (en) * | 1997-01-21 | 1998-07-22 | Plessey Semiconductors Limited | Trench insulated gate bipolar transistor |
| JP2001511315A (ja) * | 1997-02-07 | 2001-08-07 | クーパー，ジェームズ・アルバート，ジュニアー | シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造 |
| JP2008205497A (ja) * | 1994-12-30 | 2008-09-04 | Siliconix Inc | デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ |
| JP2014236088A (ja) * | 2013-05-31 | 2014-12-15 | 豊田合成株式会社 | 半導体素装置および半導体装置の製造方法 |
| US9318600B2 (en) | 2013-04-16 | 2016-04-19 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
-
1992
- 1992-09-09 JP JP24066692A patent/JP2883501B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205497A (ja) * | 1994-12-30 | 2008-09-04 | Siliconix Inc | デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ |
| EP0854518A1 (en) * | 1997-01-21 | 1998-07-22 | Plessey Semiconductors Limited | Trench insulated gate bipolar transistor |
| US6091107A (en) * | 1997-01-21 | 2000-07-18 | Mitel Semiconductor Limited | Semiconductor devices |
| GB2321337B (en) * | 1997-01-21 | 2001-11-07 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
| JP2001511315A (ja) * | 1997-02-07 | 2001-08-07 | クーパー，ジェームズ・アルバート，ジュニアー | シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造 |
| US9318600B2 (en) | 2013-04-16 | 2016-04-19 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
| JP2014236088A (ja) * | 2013-05-31 | 2014-12-15 | 豊田合成株式会社 | 半導体素装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2883501B2 (ja) | 1999-04-19 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990126 |