JPH04368182A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04368182A
JPH04368182A JP3144709A JP14470991A JPH04368182A JP H04368182 A JPH04368182 A JP H04368182A JP 3144709 A JP3144709 A JP 3144709A JP 14470991 A JP14470991 A JP 14470991A JP H04368182 A JPH04368182 A JP H04368182A
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groove
main surface
electrode
well region
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Tomohide Terajima
知秀 寺島
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はその動作がＯＦＦの時
は高耐圧を保持し、ＯＮの時には低抵抗である半導体装
置に関するものである。
【０００２】
【従来の技術】図２０は従来のＶＤＭＯＳトランジスタ
の断面図である。Ｎ＋　型の半導体基板１上にＮ−　型
の半導体層２が設けられ、ボロン注入等によりＰ型のウ
ェル領域３が、ヒ素注入等によりＮ＋　型のソース領域
４がそれぞれ設けられる。その後Ｎ−　層２上にはゲー
ト酸化膜６，ゲート電極５，ソース電極７が設けられる
。また、半導体基板１の裏面にはドレイン電極８が設け
られる。
【０００３】上記の様に構成されたＶＤＭＯＳはＮチャ
ネル型であり、ソース電極７とゲート電極５を共通に低
電位にし、ドレイン電極８を高電位とするとゲート電極
５直下のウェル領域３表面はＮ反転せず、ウェル領域３
と半導体層２が形成するＰＮ接合から空乏層が半導体層
２中に延び、通常この空乏層が半導体基板１にまで達す
る状態で耐圧が保持される（ＯＦＦ状態）。
【０００４】この状態からゲート電極５の電位を、ソー
ス電極の電位よりも高電位にすると、ウェル領域３のゲ
ート電極５直下の表面部分がＮ反転し、電子はウェル領
域３のＮ反転した部分を通って半導体基板１へと流れ、
ＯＮ状態となる。
【０００５】ＯＮ抵抗は主としてウェル領域３のＮ反転
した部分の抵抗（以下「チャネル抵抗」）と、隣接する
ウェル領域３間のＪＦＥＴ抵抗と、半導体層２の抵抗と
に依存する。このうち半導体層２の抵抗はその不純物濃
度が高い程、又その厚みが薄い程低減する。しかし、要
求される耐圧に対応するためにはその厚みをあまり薄く
することができず、また不純物濃度をあまり高めること
は空乏層の形成上好ましくない。このように耐圧と半導
体層２の抵抗とはトレードオフの関係にあり、耐圧を高
めようとすると半導体層２の抵抗の低減が、ひいてはＯ
Ｎ抵抗の低減が図れない。
【０００６】
【発明が解決しようとする課題】一方、チャネル抵抗と
ＪＦＥＴ抵抗はプロセスの微細化、即ちウェル領域３と
ソース領域４の拡散プロファイルを最適にすることで低
減される。しかしこれらのパターンを微細化すると、ゲ
ート電極５とソース電極７との絶縁が劣化し、両電極間
のショート等による歩溜りの低下を招く。またウェル領
域３とソース領域４の両方にコンタクトするソース電極
７の形成を困難にするという問題点を有していた。
【０００７】この発明は上記問題点を解消するためにな
されたもので、パターンの微細化を行っても電極間の絶
縁を良好に保ち、ＪＦＥＴ抵抗の影響を受けない、高耐
圧低抵抗半導体装置及び製造方法を得ることを目的とす
る。
【０００８】
【課題を解決するための手段】この発明にかかる半導体
装置は、第１および第２主面を有する第１導電型の第１
半導体層と、前記第１主面の表面に形成された第２導電
型の第２半導体層と、前記第１主面側の前記第２半導体
層の表面に選択的に形成された少なくとも一つの第１導
電型の第３半導体層と、前記第２主面の表面から前記第
１半導体層および前記第２半導体層を貫通して前記第３
半導体層にまで達する溝と、前記溝を覆う絶縁層と、前
記絶縁層を介して前記第２半導体層と向き合う領域に形
成された制御電極と、前記第１主面側に露呈する前記第
２半導体層および前記第３半導体層上に形成された第１
電極と、前記第２主面側に形成された第２電極とを備え
る。
【０００９】この発明にかかる半導体装置の製造方法は
、（ａ）第１および第２主面を有する第１導電型の第１
半導体層を、前記第２主面側からエッチングして溝を形
成し、（ｂ）前記工程（ａ）によって得られた構造の第
２主面側の全面に絶縁層を形成し、（ｃ）前記絶縁層上
に導電層を堆積させ、（ｄ）前記導電層を選択的に除去
し、前記溝の頂部付近のみを残置して制御電極を形成し
、（ｅ）前記第１主面側から前記第１半導体層を研磨す
ることにより、所定の厚さの前記第１半導体層を得て、
（ｆ）前記絶縁層のうち、前記溝において形成されたも
のを残置し、前記第１半導体層の前記第２主面上に形成
されたものを除去し、（ｇ）前記第１主面において、前
記溝の前記端部を包む形状を有する第２導電型の第２半
導体層を選択的に形成し、（ｈ）前記第１主面側の前記
第２半導体層の表面において、前記溝の前記端部を包む
形状を有する第１導電型の第３半導体層を選択的に形成
し、（ｉ）前記第１主面側において前記第２半導体層お
よび前記第３半導体層上に第１電極を形成し、（ｊ）前
記第２主面側に前記第１半導体層と電気的接続をとる第
２電極を形成する工程とを備える。
【００１０】
【作用】この発明の半導体装置においては、これがＯＮ
状態にあるときには第１半導体層において、溝近傍にチ
ャンネルが形成される。
【００１１】また、この発明の半導体装置の製造方法に
おいては溝を第１半導体層の第２主面側から形成するの
で、この溝において形成される制御電極は第１電極と第
１半導体層を介して反対側に位置する。
【００１２】
【実施例】図１にこの発明の第１実施例であるＶＤＭＯ
Ｓの断面図を示す。
【００１３】Ｎ＋　型の半導体基板１上にはＮ−　型の
半導体層２が設けられており、半導体層２にはその上側
主面においてＰ型のウェル領域３が選択的に形成され、
更にウェル領域３の上側主面においてＮ＋　型のソース
領域４が選択的に形成されている。
【００１４】半導体層２には、更にその下側主面、即ち
半導体基板１との境界面に開口部を有して半導体層２の
内部へと掘り込まれている溝１０が形成されている。こ
の溝１０は紙面垂直方向に母線を有する三角柱の形状を
とっている。そしてその最も半導体基板１から離れた端
部はウェル領域３を貫通してソース領域４にまで達して
いる。
【００１５】溝１０にはその内壁においてもゲート酸化
膜６が形成され、このゲート酸化膜６を介してウェル領
域３と対向する位置にゲート電極５が形成されている。 即ちゲート電極５とゲート酸化膜６とウェル領域３はＭ
ＯＳ構造を形成している。
【００１６】半導体層２のうち、その上側主面に露呈し
た部分は酸化膜９によって半導体層２との絶縁性が保た
れている。
【００１７】半導体基板１の、半導体層２が設けられて
いる面と反対側の面にはドレイン電極８が設けられてい
る。
【００１８】このように構成された半導体装置をＯＮ状
態で用いる場合には従来の場合と同様にソース電極７に
対してドレイン電極８に高電位を与え、ゲート電極５の
電位もソース電極７の電位より高く設定しておく。この
時、ウェル領域３のうち溝１０の近傍はＮ反転し、電子
を流すチャネルが形成される。ソース領域４から出た電
子はこのチャネルを通って半導体層２へと流れるが、こ
の際電子は溝１０の近傍を流れることになる。従って、
ＯＮ状態で流れる電流はウェル領域３と半導体層２が形
成する空乏層に起因するＪＦＥＴ抵抗の影響を殆ど受け
ることがない。
【００１９】更に、ゲート電極５とソース電極７とは半
導体層２，ウェル領域３，ソース領域４によって隔てら
れているので、ＯＮ抵抗低減のためにデバイスのパター
ンを微細化しても、これらの電極の間の絶縁性は良好に
保たれる。
【００２０】一方、このように構成された半導体装置を
ＯＦＦ状態で用いる場合には、ゲート電極５とソース電
極７とを外部で短絡して（つまり同電位を与えて）ドレ
イン電極８にはこれらの電極５，７よりも高い電位を与
える。ソース電極７とドレイン電極８は、ウェル領域３
及び半導体層２が作るＰＮ接合Ｊ１　に逆バイアスを与
え、ここに空乏層が形成される。
【００２１】そして、従来の場合と同様に空乏層は半導
体基板１にまで達し、耐圧が保持される。このとき、図
１に示す様にソース電極７から半導体基板１へ向かう方
向に従って溝１０の形状が広がってゆくことが望ましい
。ＰＮ接合にかかる電界が半導体層２かかる電界よりも
過大となることが抑制され、形成された空乏層が延びに
くく、耐圧を高くすることができるためである。
【００２２】なお、上記のＶＤＭＯＳにおいてはゲート
電極５が半導体層２の内部に設けられているのでこれを
外部に電気的に引き出さなければならない。このため、
デバイスの一部分において溝１０と同様に形成され、か
つ深い溝１１を用いてゲート電極５を半導体基板１の反
対側に露呈させる。
【００２３】図２〜図４はこれを示したものである。図
２は図１に示すＶＤＭＯＳの平面図であり、ＡＡ線に沿
った断面図を図３に、ＢＢ線に沿った断面図を図４に示
す。図４は図１と同様の構造を呈しており、ＶＤＭＯＳ
として動作する領域を示している。図３は溝１０を更に
深く掘って溝１１を形成した領域を示し、ゲート電極５
が半導体層２から露呈している。取出し電極７１は酸化
膜９によって半導体層２やウェル領域３との絶縁性を保
ちつつゲート電極５と電気的接触をとっている。なお簡
単のため、図２においては酸化膜９，ソース電極７，取
出し電極７１は図示していないが、ソース電極７と取出
し電極７１とは電気的に絶縁された構造で設けられてい
ることはいうまでもない。
【００２４】次にこのような半導体装置を作製する方法
である、第２の実施例を説明する。図７〜図１２は第１
実施例のＶＤＭＯＳの製造工程を順に示す断面図である
。
【００２５】まずＮ−　型のシリコン等からなる半導体
層２の下側主面を選択的に異方性エッチングし、溝１０
を形成する。この際、図示しないが、図２、図３に示し
た溝１１をも形成する。溝の深さは、半導体層２の下側
主面においてエッチングを許容する面積で制御できる。 つまり下側主面における開口部が大きい程、溝１０，１
１は深く形成される。
【００２６】この後、エッチングを施した半導体層２の
下側主面全体にゲート酸化膜６を形成し、更にポリシリ
コン５１を推積させる（図７）。
【００２７】次に溝１０の端部のポリシリコンのみをゲ
ート電極５として残置し、他のポリシリコン５１をエッ
チングする（図８）。
【００２８】溝１０以外のゲート酸化膜６を研磨して半
導体層２を露呈させ、他に用意したＮ＋　型のシリコン
等からなる半導体基板１を貼り合わせる。この後、半導
体層２の上側主面を研摩することにより半導体層２の厚
さを調整し、溝１０の端部と半導体層２の上側主面との
距離を制御する（図９）。この研摩において半導体層２
の厚さを所定の値とするには、一般にインジケータ用の
エッチング溝が用いられる。図示しないが、溝１０より
も深いエッチング溝を設けておき、このエッチング溝が
半導体層２を貫通するまで半導体層２を研磨すればよい
。
【００２９】次に半導体層２の上側主面の全面にわたっ
て注入マスク用の酸化膜２０を設け、更に選択的に設け
たレジスト２１をマスクとして溝１０の上部にボロン注
入を行う（図１０）。これ以後、マスク合わせは半導体
層２を貫通したインジケータ用のエッチング溝をマーク
として行なえばよい。
【００３０】ボロン拡散を行い、溝１０の端部を包むよ
うな形状を有するウェル領域３を形成する。この際酸化
膜２０は半導体層２の熱酸化によって増厚するが、これ
を選択的に除去して溝１０の上部においてウェル領域３
を露呈させる（図１１）。この後リン注入、拡散を行い
、ソース領域４を形成する。
【００３１】次に一旦酸化膜２０を除去し、少なくとも
半導体層２が露呈する領域を覆い、かつウェル領域３の
一部を露呈させる形状に酸化膜９を選択的に形成する。 そして、ここまでの工程で得られた構造の、上側主面側
にソース電極７を設けてソース領域４及びウェル領域３
との接触をとる。また半導体基板１の下側主面側にドレ
イン電極８を設ける（図１２）。このようにして図１に
示したＶＤＭＯＳが作製される。
【００３２】上記に示した工程において、溝１０は、ソ
ース電極７を設ける半導体層２の面とは反対側から掘り
込むので、ゲート電極５とソース電極７とは半導体層２
，ウェル領域３，ソース領域４によって隔てられる。
【００３３】図５に、この発明の第３実施例であるＶＤ
ＭＯＳの断面図を示す。
【００３４】図１に示した第１実施例と同様にＮ＋　型
の半導体基板１上にＮ−　型の半導体層２が設けられて
いるが、Ｐ型のウェル領域３は半導体層２の上側表面に
第１実施例よりも広く形成されている。このウェル領域
３の上側表面においてＮ＋　型のソース領域４が選択的
に形成されている。溝１０は第１実施例と同様に、半導
体層２の下側表面、即ち半導体基板１との境界面から半
導体層２の内部へと掘り込まれて形成されている。そし
てその最も半導体基板１から離れた端部はウェル領域３
を貫通してソース領域４に達している。
【００３５】溝１０はその内壁にゲート酸化膜６を備え
、このゲート酸化膜６を介してウェル領域３と対向する
位置にゲート電極５が形成されている。即ち第１実施例
と同様に、ゲート電極５とゲート酸化膜６とウェル領域
３とはＭＯＳ構造を形成している。
【００３６】第１実施例とは異なり、溝１０の近傍で半
導体層２は上側に露呈せず、ソース電極７は直接ウェル
領域３及びソース領域４上に形成されている。一方、半
導体基板１はその下側表面にドレイン電極８を備えてい
る。
【００３７】このように構成されたＶＤＭＯＳをＯＮ状
態で用いる場合には、従来と同様、ソース電極７に対し
てドレイン電極８に高電位を与え、ゲート電極５の電位
もソース電極７の電位よりも高く設定しておく。
【００３８】この時、第１実施例の場合と同様にウェル
領域３のうち溝１０の近傍がＮ反転し、電子を流すチャ
ネルが形成され、ソース領域４から出た電子はこのチャ
ネルを通って半導体層２へと流れる。
【００３９】一方、半導体層２とウェル領域３の作るＰ
Ｎ接合Ｊ２　において空乏層が生じるが、ＰＮ接合Ｊ２
　は半導体層２の厚み方向に垂直に交わるため、空乏層
は殆ど半導体層２の厚み方向に１次元的に延びることに
なる。従ってＯＮ状態における空乏層の延びは流れる電
流を妨げず、ＪＦＥＴ抵抗は存在しない。
【００４０】更にゲート電極５とソース電極７とは、第
１実施例の場合と同様に、半導体層２，ウェル領域３，
ソース領域４によって隔てられているので、ＯＮ抵抗低
減のためにデバイスのパターンを微細化しても、ここれ
らの電極間の絶縁性は良好に保たれる。
【００４１】一方、このように構成されたＶＤＭＯＳを
ＯＦＦ状態で用いる場合には、ゲート電極５とソース電
極７とを外部で短絡し、ドレイン電極８にはこれらの電
極５，７よりも高い電位を与える。ＰＮ接合Ｊ２　は厚
み方向と垂直に交わるため、印加された逆バイアスによ
って生じる空乏層は厚み方向に、即ち半導体基板１へと
１次元的に延びてゆく。そしてこの空乏層が半導体基板
１に達した状態で耐圧が保持されるが、第１実施例の場
合と同様に半導体層２が半導体基板１に近付くにつれて
細くなるので、形成された空乏層が延びにくく耐圧を高
くすることができる。
【００４２】なお、第１実施例の場合と同様、図２に示
す構造をとることにより、ゲート電極５を外部に電気的
に引き出すことができる。
【００４３】次に、第４実施例である半導体装置の作製
方法について説明する。図１３〜図１５は第３実施例の
ＶＤＭＯＳの製造工程を順に示す断面図である。
【００４４】初期の工程は第２実施例と同様であり、図
９に示す構造を得る。
【００４５】次に、半導体層２の上側主面の全面にわた
って注入マスク用の酸化膜２０を設ける。この後レジス
ト２１を選択的に設けるが、第１実施例の場合とは異な
り、図１３に示すように複数の溝１０の端部の上部にお
いて開孔する形状を有する。従ってレジスト２１をマス
クとして半導体層２にボロン注入を行い、拡散を行なう
と、ウェル領域３は複数の溝１０の端部を包む形状を有
することになる。従って溝１０の近傍、即ちこのＶＤＭ
ＯＳが動作する領域ではウェル領域３は半導体層２と接
合Ｊ２　を有し、接合Ｊ２　は半導体層２の厚み方向と
垂直に交わることになる。ボロン拡散に伴い酸化膜２０
は増厚するがこれを選択的に除去し、溝１０の各々の上
部を開口してウェル領域３の一部を露呈させる（図１４
）。
【００４６】この後酸化膜２０をマスクとしてリン注入
、拡散を行なってソース領域４を形成し、一旦酸化膜２
０を除去して新たに酸化膜９を選択的に形成する。但し
図５からもわかるように、ウェル領域３が半導体層２を
覆っている領域には酸化膜９は設けられない。この後、
ここまでの工程で得られた構造の上側主面側にソース電
極７を設けてソース領域４及びウェル領域３との接触を
とり、また半導体基板１の下側主面側にドレイン電極８
を設ける（図１５）。
【００４７】以上のようにして作製したＶＤＭＯＳも第
１実施例と同様、ゲート電極５とソース電極７とは半導
体層２、ウェル領域３，ソース領域４によって隔てられ
ている。
【００４８】図６に、この発明の第５実施例であるＶＤ
ＭＯＳの断面図を示す。図５に示した第３実施例と同様
に、半導体基板１上に半導体層２が設けられ、その上側
主面にウェル領域３が第１実施例の場合よりも広く形成
されている。このウェル領域３の上側主面にはソース領
域４が選択的に形成され、ここに半導体層２の下側主面
から掘られた溝１０の端部が達している。しかし、第１
実施例や第３実施例とは異なり、溝１０の端部が達して
いないソース領域４も存在する。このようなソース領域
４は、ソース領域４の上側主面から掘り込まれた溝１２
によって貫通されており、ウェル領域３を貫通して半導
体層２に達している。
【００４９】溝１０，１２はそれぞれの内壁にゲート酸
化膜６を備え、このゲート酸化膜６を介してウェル領域
３と対向する位置にゲート電極５が形成される。即ち第
１及び第３実施例と同様に、ゲート電極５とゲート酸化
膜６とウェル領域３とはＭＯＳ構造を形成している。
【００５０】第３実施例と同様に、溝１０，１２の近傍
では半導体層２は上側に露呈せず、ソース電極７がウェ
ル領域３及びソース領域４上に形成されている。半導体
基板１はその下側表面にドレイン電極８を備えている。
【００５１】このように構成されたＶＤＭＯＳをＯＮ状
態で用いる場合も従来と同様にソース電極７に対してド
レイン電極８に高電位を与え、ゲート電極５の電位もソ
ース電極７の電位よりも高く設定しておく。
【００５２】この時、ウェル領域３のうち溝１０，１２
の近傍がＮ反転してチャンネルを形成するので、ソース
領域４から出た電子はここを通って半導体層２へと流れ
る。一方、第３の実施例と同様、ＰＮ接合Ｊ２　で生じ
た空乏層は殆ど半導体層２の厚み方向へ１次元的に延び
るので、ＪＦＥＴ抵抗は存在しない。
【００５３】この第５実施例においてはＯＮ状態でのチ
ャネル数を増すことができるので、第３実施例と比較し
てＯＮ抵抗を更に低減することになる。
【００５４】このデバイスをＯＦＦ状態で用いる場合に
は、第３実施例と同様に空乏層は１次元的に延び、また
ＰＮ接合Ｊ２　における電界が過大になることも抑制さ
れるので耐圧を高くすることができる。
【００５５】なお、第１実施例と同様にして溝１０のゲ
ート電極５を外部へ電気的に引き出すことができ、溝１
２のゲート電極５は公知の手段によって上側へ電気的に
引き出すことができる。
【００５６】次に、第６実施例である半導体装置の作製
方法について説明する。図１６〜図１９は第５実施例の
ＶＤＭＯＳの製造工程を順に示す断面図である。
【００５７】初期の工程は第４実施例と同様であり、図
１３に示す構造を得る。
【００５８】ウェル領域３の拡散に伴って増厚した酸化
膜２０は選択的に除去する。但し第４実施例の場合とは
異なり、溝１０の端部の上部のみならず、隣接する溝１
０同士の間の上部の酸化膜２０をも除去する（図１６）
。
【００５９】この後酸化膜２０をマスクとしてリン注入
、拡散を行なってソース領域４を形成し、一旦酸化膜２
０を除去して新たに窒化膜２３を選択的に形成し、隣接
する溝１０同士の間に位置するソース領域４を露呈させ
る。この窒化膜２３をマスクとして異方性エッチングを
行うことにより、ソース領域４，ウェル領域３を貫通し
て半導体層２に達する溝１２を形成する（図１７）。
【００６０】次に窒化膜２３をすべて除去し、ここまで
の工程で得られた構造の上側全面に、図７に示した工程
と同様にしてゲート酸化膜６を設ける。更にポリシリコ
ンを一旦推積させた後でエッチングを行い、溝１２の端
部（半導体基板１に近い部分）のみを残してゲート電極
５を形成し、他を除去する（図１８）。
【００６１】ここまでの工程で得られた構造の上側全面
、即ち上側に露呈している６の上部に酸化膜９を形成し
、パターニングによりウェル領域３、ソース領域４を露
呈させる。この際、ウェル領域３、ソース領域４の上部
にあった酸化膜６も酸化膜９と併せて除去する。この工
程により、半導体層２の上側表面及び溝１２におけるゲ
ート電極５は酸化膜９によって覆われることになる。
【００６２】この後、上側全面にソース電極７を、また
下側全面、即ち半導体基板１の下側表面にドレイン電極
８を形成して、第５実施例のＶＤＭＯＳを得ることがで
きる（図１９）。
【００６３】
【発明の効果】以上に説明したようにこの発明によれば
、高耐圧低抵抗半導体装置の制御電極と第１電極とは第
１半導体層の異なる主面側に位置するので、パターンの
微細化を行ってもこれらの電極間の絶縁を良好に保つこ
とができる。しかもＯＮ状態にあるときには電流が溝近
傍を流れるため、第１半導体層において延びる空乏層に
起因するＪＦＥＴ抵抗の影響を受けない高耐圧低抵抗半
導体装置を得ることができる。
【００６４】また、この発明の半導体装置の製造方法に
よれば溝を第２主面側から形成し、制御電極をこの溝に
おいて形成するので、第１主面側に形成された第１電極
とは第１半導体層を介して反対側に位置させることがで
き、上記半導体装置を作製することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す断面図である。
【図２】ゲート電極５の外部への引き出しを説明する平
面図である。
【図３】ゲート電極５の外部への引き出しを説明するＡ
Ａ断面図である。
【図４】ゲート電極５の外部への引き出しを説明するＢ
Ｂ断面図である。
【図５】この発明の第３実施例を示す断面図である。
【図６】この発明の第５実施例を示す断面図である。
【図７】この発明の第２実施例を工程順に示す断面図で
ある。
【図８】この発明の第２実施例を工程順に示す断面図で
ある。
【図９】この発明の第２実施例を工程順に示す断面図で
ある。
【図１０】この発明の第２実施例を工程順に示す断面図
である。
【図１１】この発明の第２実施例を工程順に示す断面図
である。
【図１２】この発明の第２実施例を工程順に示す断面図
である。
【図１３】この発明の第４実施例を工程順に示す断面図
である。
【図１４】この発明の第４実施例を工程順に示す断面図
である。
【図１５】この発明の第４実施例を工程順に示す断面図
である。
【図１６】この発明の第６実施例を工程順に示す断面図
である。
【図１７】この発明の第６実施例を工程順に示す断面図
である。
【図１８】この発明の第６実施例を工程順に示す断面図
である。
【図１９】この発明の第６実施例を工程順に示す断面図
である。
【図２０】従来の技術を示す断面図である。
【符号の説明】
２　　　　半導体層 ３　　　　ウェル領域 ４　　　　ソース領域 ５　　　　ゲート電極 ６　　　　ゲート酸化膜 ７　　　　ソース電極 ８　　　　ドレイン電極 １０　　溝

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　第１および第２主面を有する第１導電
    型の第１半導体層と、前記第１主面の表面に形成された
    第２導電型の第２半導体層と、前記第１主面側の前記第
    ２半導体層の表面に選択的に形成された少なくとも一つ
    の第１導電型の第３半導体層と、前記第２主面の表面か
    ら前記第１半導体層および前記第２半導体層を貫通して
    前記第３半導体層にまで達する溝と、前記溝を覆う絶縁
    層と、前記絶縁層を介して前記第２半導体層と向き合う
    領域に形成された制御電極と、前記第１主面側に露呈す
    る前記第２半導体層および前記第３半導体層上に形成さ
    れた第１電極と、前記第２主面側に形成された第２電極
    と、を備える半導体装置。
  2. 【請求項２】　　（ａ）第１および第２主面を有する第
    １導電型の第１半導体層を、前記第２主面側からエッチ
    ングして溝を形成する工程と、（ｂ）前記工程（ａ）に
    よって得られた構造の第２主面側の全面に絶縁層を形成
    する工程と、（ｃ）前記絶縁層上に導電層を堆積させる
    工程と、（ｄ）前記導電層を選択的に除去し、前記溝の
    頂部付近のみを残置して制御電極を形成する工程と、（
    ｅ）前記第１主面側から前記第１半導体層を研磨するこ
    とにより、所定の厚さの前記第１半導体層を得る工程と
    、（ｆ）前記絶縁層のうち、前記溝において形成された
    ものを残置し、前記第１半導体層の前記第２主面上に形
    成されたものを除去する工程と、（ｇ）前記第１主面に
    おいて、前記溝の前記端部を包む形状を有する第２導電
    型の第２半導体層を選択的に形成する工程と、（ｈ）前
    記第１主面側の前記第２半導体層の表面において、前記
    溝の前記端部を包む形状を有する第１導電型の第３半導
    体層を選択的に形成する工程と、（ｉ）前記第１主面側
    において前記第２半導体層および前記第３半導体層上に
    第１電極を形成する工程と、（ｊ）前記第２主面側に前
    記第１半導体層と電気的接続をとる第２電極を形成する
    工程と、を備える半導体装置の製造方法。
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DE69209729T DE69209729T2 (de) 1991-06-17 1992-06-09 Halbleiteranordnung mit hoher Ausschalt-Durchbruchsspannung und niedrigem Anschaltwiderstand und Verfahren zu ihrer Herstellung
US08/155,801 US5344789A (en) 1901-06-17 1993-11-23 Method of manufacturing vertical DMOS transistor with high off-breakdown-voltage and low on-resistance

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858471B1 (en) * 2002-09-20 2005-02-22 Vishay-Siliconix Semiconductor substrate with trenches for reducing substrate resistance
DE102004041904B4 (de) * 2004-08-30 2011-08-18 Infineon Technologies AG, 81669 Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors
US9084902B2 (en) * 2010-06-30 2015-07-21 Mcneil-Ppc, Inc. Non-alchohol bioactive essential oil mouth rinses
US9991375B2 (en) 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
US9281359B2 (en) 2012-08-20 2016-03-08 Infineon Technologies Ag Semiconductor device comprising contact trenches
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2002958A1 (de) * 1970-01-23 1971-07-29 Alfred Taubert Verfahren zur Erhaltung des natuerlichen Kakaoaromas bei der Herstellung von Kakaoerzeugnissen
JPS5066184A (ja) * 1973-10-12 1975-06-04
US4163988A (en) * 1978-01-30 1979-08-07 Xerox Corporation Split gate V groove FET
JPS5526636A (en) * 1978-08-16 1980-02-26 Agency Of Ind Science & Technol Semiconductor device
DE2926741C2 (de) * 1979-07-03 1982-09-09 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Feldeffekt-Transistor und Verfahren zu seiner Herstellung
US4374455A (en) * 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
US4326332A (en) * 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
NL8005673A (nl) * 1980-10-15 1982-05-03 Philips Nv Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.
JPS57100764A (en) * 1980-12-16 1982-06-23 Toshiba Corp Semiconductor device
JPS58106870A (ja) * 1981-12-18 1983-06-25 Nissan Motor Co Ltd パワ−ｍｏｓｆｅｔ
JPS58121685A (ja) * 1982-01-13 1983-07-20 Toshiba Corp 縦型電界効果トランジスタ
US4546375A (en) * 1982-06-24 1985-10-08 Rca Corporation Vertical IGFET with internal gate and method for making same
JPS5910273A (ja) * 1982-06-30 1984-01-19 Toshiba Corp 集積回路装置
JPS5980970A (ja) * 1982-11-01 1984-05-10 Mitsubishi Electric Corp Ｖ溝ｍｏｓ形電界効果トランジスタ
JPS59167065A (ja) * 1983-03-14 1984-09-20 Agency Of Ind Science & Technol 電界効果トランジスタ
EP0159663A3 (en) * 1984-04-26 1987-09-23 General Electric Company High-density v-groove mos-controlled thyristors, insulated-gate transistors, and mosfets, and methods for fabrication
JPS6161441A (ja) * 1984-09-03 1986-03-29 Toshiba Corp 半導体装置の製造方法
JPS62213168A (ja) * 1986-03-14 1987-09-19 Hitachi Ltd 電界効果トランジスタ
US4641164A (en) * 1986-05-30 1987-02-03 Rca Corporation Bidirectional vertical power MOS device and fabrication method
JPS63288057A (ja) * 1987-05-20 1988-11-25 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
US4791462A (en) * 1987-09-10 1988-12-13 Siliconix Incorporated Dense vertical j-MOS transistor
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
JPH02202064A (ja) * 1989-01-31 1990-08-10 Ricoh Co Ltd Ｖｄｍｏｓのパターンレイアウト方法
JPH02309679A (ja) * 1989-05-24 1990-12-25 Fuji Electric Co Ltd 絶縁ゲート電界効果型トランジスタ
US5023196A (en) * 1990-01-29 1991-06-11 Motorola Inc. Method for forming a MOSFET with substrate source contact
JPH1185976A (ja) * 1997-09-08 1999-03-30 Dainippon Screen Mfg Co Ltd 画像ノイズ分析方法および記録媒体

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Publication number Publication date
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DE69209729T2 (de) 1996-09-19
EP0519632A3 (en) 1993-01-13
US5344789A (en) 1994-09-06
EP0519632B1 (en) 1996-04-10
DE69209729D1 (de) 1996-05-15
US5293056A (en) 1994-03-08

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