JPH0690162A - 二電力システムのための三状態バッファ回路 - Google Patents

二電力システムのための三状態バッファ回路

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JPH0690162A
JPH0690162A JP5027802A JP2780293A JPH0690162A JP H0690162 A JPH0690162 A JP H0690162A JP 5027802 A JP5027802 A JP 5027802A JP 2780293 A JP2780293 A JP 2780293A JP H0690162 A JPH0690162 A JP H0690162A
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JP5027802A
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Takeshi Kitahara
毅 北原
Robert K Montoye
ロバート・ケイ・モントイ
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HAL Computer Systems Inc
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Abstract

(57)【要約】 （修正有） 【目的】 ３．３ボルトで動作する第一のディジタル回
路システムと５ボルトで動作する第二のシステムの間
で、ディジタル信号を送受信する。 【構成】 このバッファ回路はアクティブハイイネーブ
ル信号１１２とデータ信号とを三状態選択回路１１１の
入力として受信する。イネーブル信号がハイであるとき
はデータはドライバ段１３９を介して、第二のシステム
のデータバスＢＵＳに送信される。イネーブル信号がロ
ーで、三状態選択回路の出力が高インピーダンスのと
き、ＢＵＳの信号を第一のシステムが受信する。ドライ
バクランプ回路構成要素１３５と、井戸電圧制御器１３
７が、ドライバ段１３９と共に動作して、第二のシステ
ムの５ボルト電源が、３．３ボルトの回路構成要素に干
渉するのを防ぐ。クランプされたラインドライバ１４３
が第一のシステムから第二のシステムへ信号を送信す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子回路の設計に係
り、特に異なる電源電圧を有する回路要素を接続するＣ
ＭＯＳ三状態バッファに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
の相補型金属酸化物半導体（ＣＭＯＳ）技術の最近の進
歩は、０．５μｍ以下の長さの極端に狭いチャンネルの
トランジスタディバイスをもたらした。これらの狭いデ
ィバイスの一つの利点は集積回路（ＩＣ）上に密度を高
く搭載できるそれらの能力である。回路設計者たちはこ
の密度の特徴を活用して来たので、ＩＣ電力の消費が徐
々に重要な設計上の問題となり、特に携帯用のディジタ
ル装置のための低電力ディバイスを供給することが目標
である場合には問題となった。システムの電力消費を低
下させる一つの技術はＩＣ電源電圧を典型的な５ボルト
（Ｖ）から３．０Ｖないし３．３Ｖの範囲に低下させる
ことであった。これらの低電圧システムに用いるために
設計されたＣＭＯＳ ＩＣには、ディバイスの全体的な
性能を高く維持するために薄いゲート酸化物トランジス
タが必要である。この薄いゲート酸化物により、ゲート
とドレイン間、ゲートとソース間及びゲートと背面ゲー
ト間の電圧差が制限され、より厚いゲート酸化物を用い
ている従前のトランジスタの最大電圧よりも低く制限さ
れる。
【０００３】これらの薄いゲート酸化物ディバイスによ
り生じる問題は、同一のシステムに高電圧ディバイスと
それらを組み合わせて使うことが困難なことである。何
故ならば、古いディバイスに採用された電源とディバイ
ス出力の揺れが新しい高性能のディバイスの壊れやすい
酸化物層を容易く破壊することができるからである。薄
い酸化物と厚い酸化物を混ぜ合わせる技術への共通の努
力により、特別な製造工程を用いて単一の集積回路すな
わちチップ上に異なるディバイスを混ぜ合わせることが
できるようになった。この特別あつらえの製造工程は高
価であり、限られた種類のディバイスの型だけにしか利
用できない。すべての市販用の設計の目的は、利用可能
な部品と実行可能な工程とを用いて生産コストを最小に
することにあるので、必要とされていることは、より一
般的な５Ｖのディバイスも用いるかもしれないシステム
のこれらの低電圧ディバイスをバッファするための設計
である。
【０００４】
【課題を解決するための手段】本発明によれば、異なる
電源電圧を有する電子システム間の低電力高性能のディ
ジタルインターフェイスのための回路設計が開示され
る。好ましい実施例のバッファは、３．３Ｖ電源により
電力を供給される集積回路システムを０Ｖと５Ｖの間で
動作する信号バスに接続する。このバッファ回路は、
３．３Ｖのディジタル信号の送信と５Ｖのシステムによ
り送信された信号の受信の両者が可能である。本バッフ
ァはフィードバック回路網を用いて出力周波数の性能を
向上させ、バッファの出力ディバイスを過度のドレイン
対ゲート電圧から保護する。背面ゲート電圧制御機構も
設けられ、５Ｖ信号がバッファ出力に存在するときに、
ｐ物質のドレイン／ソースとｐチャンネル出力ディバイ
スのｎ井戸との間に形成されるダイオードの順バイアス
を防止する。
【０００５】
【実施例】今図１を参照すると、本発明の好ましい実施
例を採用した典型的なディジタルシステムを含む主な要
素を明らかにするブロック図が示されている。この典型
的なシステムは、複数の標準５Ｖディバイス１０４が取
り付けられたディジタルデータバス１０５を含む。高速
度低電力３．３Ｖ回路構成要素を利用する１個又はそれ
以上の高性能ディジタルディバイス１０１もデータバス
１０５に接続されている。ディジタルディバイス１０１
はバッファバス１０３を介してデータバス１０５に接続
されている。
【０００６】今図２を参照すると、このブロック図はデ
ィジタルディバイス１０１の構成要素を詳細に示す。デ
ィバイス１０１は、イネーブル信号１１２、出力信号１
１０及び入力信号１０８を介してバッファ回路１００に
接続された３．３Ｖディジタル回路構成要素１０７を含
む。バッファ回路１００はバッファバス１０３を０Ｖか
らほぼ３．３Ｖまで駆動でき、５Ｖの範囲の信号を３．
３Ｖの範囲の入力信号１０８に変換するために０Ｖから
５Ｖまで変動するバッファバス１０３から信号を受信す
ることができる。イネーブル信号１１２はアクティブハ
イ入力であり、インアクティブのロー状態にあるとき
は、バッファ回路１００の出力を高インピーダンスモー
ドに駆動するように動作する。
【０００７】今図３を参照すると、本発明の一実施例の
概括した又は概観のブロック図がバッファ回路１００の
要素を図解している。この図は、図４及び図５により詳
細に図解する本発明の回路の一般的な例証である。三状
態選択回路１１１は、イネーブル信号１１２及び出力信
号１１０を含む一対の入力を受け、ドライバ回路１３９
にデータ信号を伝送する。イネーブル信号１１２がアク
ティブハイであるときは、ドライバ回路１３９は出力信
号１１０をバッファバス１０３に伝搬する。フィードバ
ック回路１４１はバッファバス１０３の信号を入力とし
てドライバ回路１３９に戻して伝搬する。ドライバクラ
ンプ回路１３５及び井戸電圧制御回路１３７もドライバ
回路１３９を制御するためにバッファバス１０３をモニ
タする。これについては以下に詳細に述べる。ラインド
ライバ１４３は、入力信号１０８を発生するためにバッ
ファバス１０３からデータを受け入れる。
【０００８】図４を参照すると、本図はバッファ回路１
００の動作時の信号の流れを示す詳細なブロック図であ
る。バッファ回路１００の動作を解析する目的で、本回
路を２個の分離したモードの動作として見ることができ
る。すなわち、送信機及びそれとは別個の受信機として
である。
【０００９】［送信機モード］送信機モードにおいて
は、バッファ回路１００は、（図２に示すように）ディ
ジタル回路構成要素１０７からデータバス１０５に信号
を送信する。出力信号１１０はバッファ回路１００へ送
信され、三状態選択回路１１１を通る。三状態選択回路
１１１はイネーブル信号１１２に関連して作用し、イネ
ーブル信号１１２がローであるときにはバッファバス１
０３を高インピーダンスにする。三状態選択回路１１１
はバッファ回路１００の３．３Ｖシステムの理想的な信
号値に関するとして、「ハイ」はＶDD（３．３Ｖ）に等
しく、「ロー」は０ボルトに等しい。この回路に印加さ
れるハイとローの実際の値は、理想的な電圧レベルから
１又はそれ以上のトランジスタのソース対ドレイン電圧
（ＶDS）の降下分だけずれる。このＶDS降下は、典型的
には１ボルトの数１０分の１のオーダーである。イネー
ブル信号１１２がハイの状態のときは、ディジタル回路
構成要素１０７からの出力信号１１０は三状態選択回路
１１１を介して低電圧ドライバ回路１１７に伝搬し、低
電圧ドライバ回路１１７で該出力信号が増幅され、バッ
ファバス１０３に供給される。
【００１０】バッファ回路１００の出力インピーダンス
を低くして、それによりバッファバス１０３を（ＶDD電
源レベルに近い）高い電圧でかつ大きな電流容量で駆動
するために、本発明は、大きな縦横比（チャンネル長対
ゲート幅）を有するｐチャンネルＭＯＳトランジスタ
（Ｔｒ１７）を含む高レベル出力ドライバ回路１３１を
利用している。大きなチャンネル容量に起因する周波数
応答の低落を緩和するために、バスモニタ１２７、電圧
ディバイダ１２９、電圧リミッタ１２３及び高レベル出
力ドライバ回路１３１を備えたフィードバック回路網が
用いられる。このフィードバック回路網１４１は、バス
モニタ１２７を介してバッファバス１０３の信号レベル
を連続的にサンプリングし、このサンプル信号を用いて
出力ドライバ回路１３１のゲート電圧を駆動することに
より動作する。バッファバス１０３がローであるとき
は、出力ドライバ回路１３１のゲート電圧は出力ドライ
バ回路１３１のトランジスタを介して小さいコンダクタ
ンスを維持する。バッファバス１０３の信号がハイにな
るときにこのディバイスを流れる起動電流に結合した遅
延が回避され、それによりバッファ回路１００の周波数
応答が改良される。このフィードバック回路網は、ま
た、出力ドライバ回路１３１のトランジスタ（Ｔｒ１
７）のドレイン対ゲート電圧がトランジスタのゲート酸
化物層を破壊することのできる最大レベルに達するのを
防止する。典型的なＭＯＳディバイスにおいては、この
最大電圧レベルはほぼ４Ｖである。
【００１１】［受信モード］バッファ回路１００が受信
モードで動作するときは、５Ｖのディジタル信号がデー
タバス１０５からバッファバス１０３に転送される。こ
のモードは、イネーブル信号１１２がローで三状態選択
回路１１１の出力が高インピーダンスであるときはいつ
でも選択される。前記５Ｖの信号はバッファバス１０３
から電圧リミッタ１２５を介して５Ｖの電圧範囲からデ
ィジタル回路構成要素１０７の３．３Ｖ電源範囲に縮小
される。今制限された３．３Ｖの信号は、次にラインド
ライバ回路１２４を介して入力信号１０８に沿ってディ
ジタル回路構成要素１０７に送信される。
【００１２】ディジタルディバイス１０１とデータバス
１０５の間で異なる電源電圧レベルを用いることは、高
レベル出力ドライバ回路１３１にとって特別な困難をも
たらす。出力ドライバ回路１３１のｐチャンネルＭＯＳ
トランジスタ（Ｔｒ１７）はＶDD（３．３Ｖ）のソース
電圧レベルで動作する。このトランジスタのｎ井戸がソ
ースに結び付けられている場合は、ｐチャンネルの動作
にとって通例であるように、データバス１０５から入っ
てくる信号からドレインに印加される５Ｖ信号によりこ
のようなトランジスタのドレインとｎ井戸接合により生
じるダイオードが順バイアスされ、それによりＶDD電源
に短絡した状態ができるであろう。高レベル出力ドライ
バ回路１３１のｐチャンネルトランジスタを有効に動作
させるために、井戸電圧制御回路が、例えば出力ドライ
バ回路１３１のｐチャンネルトランジスタに印加された
バッファバス１０３から入ってくる信号の電圧と少なく
とも同じ高さのレベルに背面ゲート又はｎ井戸の電圧を
保つことが必要である。そこでｎ井戸電圧制御回路１３
７は、バッファ回路１００が受信モードにあるときに
は、出力ドライバ回路１３１の背面ゲート電圧がバッフ
ァバス１０３上の電圧に追従できるようにしなければな
らず、バッファ回路１００が送信モードで動作している
ときには背面ゲート電圧をＶDDに設定しなければならな
い。井戸電圧制御回路１３７は、バッファバス１０３の
電圧をモニタし、高レベル出力ドライバ回路１３１の背
面ゲート電圧を、ＶDDより高いレベル及び入ってくる信
号がＶD Dを超えるときにはデータバス１０３の電圧に等
しく維持するために機能している。
【００１３】ＶDDを超えるバッファバス１０３の電圧の
結果として発生する別の困難は、トランジスタの反転の
問題である。受信モードの間出力ドライバ回路１３１を
完全にターンオフするために、ゲート電圧はＶDDのソー
ス電圧に等しく設定される。しかし、ソース電圧を超え
るドレイン電圧が出力ドライバ回路１３１のトランジス
タ（Ｔｒ１７）に印加されたときは、トランジスタチャ
ンネルは反転し、ドレインからソースに導通し始める。
電圧差はドレインとゲートの間に存在するので、この反
転したトランジスタの出力インピーダンスは急激に低下
し、データバス１０５に沿った電圧レベルを３．３Ｖに
低下させるかもしれない。この問題は、本発明により、
電圧ディバイダ１３３と共にドライバクランプ回路１３
５を用いることに関連させられる。ドライバクランプ回
路１３５と電圧ディバイダ１３３は、バッファバス１０
３の電圧がＶDDを超えるときは、出力ドライバ回路１３
１のトランジスタ（Ｔｒ１７）のゲート電圧をバッファ
バス１０３の電圧に等しいレベルに維持する。
【００１４】今図５を参照すると、この詳細な略図は、
本発明の一実施例に従ってバッファ回路１００を構成す
るトランジスタ回路を図解する。三状態選択回路１１１
は、トランジスタＴｒ４２、Ｔｒ４４、Ｔｒ４６、Ｔｒ
４８、Ｔｒ５０、Ｔｒ５２、Ｔｒ５４、Ｔｒ５６、Ｔｒ
５８、Ｔｒ６０、Ｔｒ６２、Ｔｒ６４、Ｔｒ６６及びＴ
ｒ６８を含む。トランジスタＴｒ４２、Ｔｒ４４、Ｔｒ
４６及びＴｒ４８は連合して、イネーブル信号１１２が
ハイであるときにＴｒ７０のゲートを出力信号１１０で
駆動するＮＡＮＤゲートを作り出す。イネーブル信号１
１２がローであるときは、Ｔｒ７０のゲートは、Ｔｒ７
０を遮断するハイに駆動される。トランジスタＴｒ５
０、Ｔｒ５２、Ｔｒ５４、Ｔｒ５６、Ｔｒ５８及びＴｒ
６０は、出力信号１１０とイネーブル信号１１２の逆と
を結合するＮＡＮＤゲートを形成する。トランジスタＴ
ｒ６２、Ｔｒ６４、Ｔｒ６６及びＴｒ６８は、イネーブ
ル信号１１２がハイであるときに出力信号１１０を伝搬
する低電圧ドライバ回路１１７を形成してＴｒ７０の相
補素子として機能するＴｒ１のゲートに対するドライバ
回路１３９を形成する。イネーブル信号１１２がローで
あるときは、Ｔｒ７０とＴｒ１の両者が遮断され、それ
によりバッファバス１０３に高インピーダンスが現れ
る。トランジスタＴｒ２は、データバス１０５からＶDD
に入ってくるすべての信号をそれらが低電圧ドライバ回
路１１７の相補ドライブトランジスタＴｒ７０及びＴｒ
１に到達する前にクランプすることにより電圧リミッタ
として機能する。このＴｒ２による電圧制限は、バッフ
ァ回路１００が受信モードで動作している間低電圧ドラ
イバ回路１１７を介して５Ｖの信号が漏れて戻ることか
ら保護する。
【００１５】電圧リミッタ１２５は、入ってくる信号を
ＶDDの電圧レベルにクランプすることにより、Ｔｒ２の
機能と同様な機能をするトランジスタＴｒ３を含む。ラ
インドライバ回路１２４は、入力信号１０８を発生する
一対の直列インバータを形成するトランジスタＴｒ７
２、Ｔｒ７４、Ｔｒ７６及びＴｒ７８を含む。バスモニ
タ１２７は、図示するように、インバータを構成するト
ランジスタＴｒ４及びＴｒ５を含む。
【００１６】電圧ディバイダ１２９は、トランジスタＴ
ｒ８、Ｔｒ９、Ｔｒ１０及びＴｒ１１を含み、それらは
バッファバス１０３がハイであるときにＴｒ８２のソー
スにほぼＶDD／２に等しい出力電圧を作り出す。この電
圧は、インバータ１１９（Ｔｒ６及びＴｒ７）と共に高
レベル出力ドライバ回路１３１のトランジスタＴｒ１７
を駆動するために結合するインバータ１２１（Ｔｒ８０
及びＴｒ８２）の出力に反射される。上に論じたよう
に、この出力ドライバ回路１３１のフィードバック経路
はＴｒ１７のゲート電圧がＴｒ１７トランジスタを飽和
状態に駆動し、それによりそのスィッチング速度を低下
させるのを防止する。電圧リミッタ１２３（Ｔｒ１２及
びＴｒ１３）は、高電圧がバッファバス１０３に現れた
ときに電圧ディバイダ１２９上に５Ｖ信号が現れること
を防止する。
【００１７】上に論じたように、井戸電圧制御回路１３
７が、バッファバス１０３上の電圧をモニタし、Ｔｒ１
７の背面ゲート電圧を約３．３Ｖに、かつ入ってくる信
号の電圧がＶDDを超えているときにはデータバス１０３
の電圧に等しく維持する。井戸電圧制御回路１３７は、
トランジスタＴｒ１９、Ｔｒ２０、Ｔｒ２１、Ｔｒ２２
及びＴｒ２３を含む。バッファバス１０３がハイになる
と、トランジスタＴｒ５の出力がローとなってトランジ
スタＴｒ２３をターンオフする。トランジスタＴｒ２０
のゲートは弱くバイアスされたトランジスタＴｒ１９の
バイアスレベルによりプルアップされ、トランジスタＴ
ｒ２０を遮断する。電圧ディバイダ１３３によりやはり
ほぼ２ＶDD／３に弱くバイアスされたトランジスタＴｒ
２１は、ドレインに結合されたそのｎ井戸を有し、トラ
ンジスタＴｒ２０が遮断した場合にはこのｎ井戸電圧は
バッファバス１０３の電圧にプルアップされる。バッフ
ァバス１０３の電圧がローになると、トランジスタＴｒ
５の出力がハイになり、トランジスタＴｒ２３をターン
オンさせる。トランジスタＴｒ２０のゲート電圧はアー
スにプルダウンされ、トランジスタＴｒ２０が導通し、
前記ｎ井戸をＶDDに引く。
【００１８】トランジスタＴｒ１８は、バッファバス１
０３がＶDDを超えたときに、出力ドライバ回路１３１の
トランジスタ（Ｔｒ１７）のゲート電圧をバッファバス
１０３に等しいレベルに保つ機能を果たすドライバクラ
ンプ回路１３５を実現する。イネーブル信号１１２がロ
ーであるときは（バッファ回路１００が受信モードにあ
るとき）、トランジスタＴｒ６の出力がローに駆動さ
れ、トランジスタＴｒ８２の出力がハイに駆動され、ト
ランジスタＴｒ１７が遮断される。バッファバス１０３
がＶCC（５Ｖ）に高くなりＶDDを超えると、トランジス
タＴｒ１７のドレイン電圧は該トランジスタのソース電
圧を超えて、逆方向の電流が発生する。このことを防止
するために、トランジスタＴｒ１８がトランジスタＴｒ
１７のゲートに挿入され、トランジスタＴｒ１７のゲー
トに対するプルアップトランジスタとして機能する。ト
ランジスタＴｒ１７のドレイン電圧がＶDDより高く上昇
すると、トランジスタＴｒ１８は弱く導通し、トランジ
スタＴｒ１７のゲートがトランジスタＴｒ１７のドレイ
ン電圧に追従できるようにし、それによりトランジスタ
Ｔｒ１７を遮断状態に保つ。
【００１９】
【発明の効果】本発明によれば、特殊な製造技術を用い
ないで、低生産コストで、出力周波数特性を向上させ
て、同一のシステムに高電圧ディバイスと消費電力の低
い低電圧ディバイスとを低電圧ディバイスを破壊するこ
となく安全に組み合わせて使うことができる。
【図面の簡単な説明】
【図１】 ０Ｖと５Ｖの間で動作するディジタルバスの
接続された本発明を含む３．３Ｖ高性能ディバイスの接
続を示すブロック図である。
【図２】 ３．３Ｖディジタル回路構成要素と本発明の
バッファ回路を含む図１の３．３Ｖディバイスの概観を
示すブロック図である。
【図３】 本発明のバッファ回路の数個の特徴を示す概
括したブロック図である。
【図４】 本発明のバッファ回路の詳細な信号の流れを
示すブロック図である。
【図５】 図３のバッファ駆動回路の回路図である。
【符号の説明】
１００ バッファ回路 １０１ 高性能ディジタルディバイス １０３ バッファバス １０４ ５Ｖディバイス １０５ データバス １０７ ディジタル回路構成要素 １１１ 三状態選択回路 １１７ 低電圧ドライバ回路 １２３ 電圧リミッタ １２４ ラインドライバ回路 １２７ バスモニタ １２９ 電圧ディバイダ １３１ 高レベル出力ドライバ回路 １３３ 電圧ディバイダ １３５ ドライバクランプ回路 １３７ 井戸電圧制御回路 １３９ ドライバ回路 １４１ フィードバック回路網 １４３ ラインドライバ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】低い電源電圧を有する第一のシステムと高
    い電源電圧を有する第二のシステムとの間でディジタル
    データを送信するためのバッファ回路であって、 前記第一のシステムからのイネーブル入力信号を受信す
    るように接続されたイネーブル入力と、前記第一のシス
    テムからのデータ入力信号を受信するように接続された
    データ入力と、前記イネーブル入力信号によりイネーブ
    ル状態とディスエーブル状態とに動作して、データ信号
    を前記イネーブル信号の状態により決定されたように選
    択的に伝搬できるデータ出力とを有する前記第一のシス
    テムから前記第二のシステムへのデータの送信を制御す
    るためのイネーブル手段と、 前記イネーブル手段のデータ出力に接続された第一の入
    力と、第二の入力と、ドライバ出力とを有する前記イネ
    ーブル手段から受信したデータを伝搬するためのドライ
    バ手段と、 前記ドライバ手段の出力信号をモニタし、該出力信号を
    前記ドライバ手段の第二の入力に伝搬するためのフィー
    ドバック手段ととを備えたことを特徴とするバッファ回
    路。
  2. 【請求項２】前記イネーブル手段により前記第一のシス
    テムから前記第二のシステムへの送信がディスエーブル
    とされているときに、前記第二のシステムの電圧レベル
    が前記ドライバ手段中に入り込むことを防止するため
    の、前記ドライバ出力とドライバ手段に接続されたドラ
    イバクランプ手段を更に備えた請求項１記載のバッファ
    回路。
  3. 【請求項３】前記回路がＣＭＯＳで実現されている請求
    項１記載のバッファ回路。
  4. 【請求項４】前記ドライバ手段が、信号電力を該ドライ
    バ手段の出力信号に供給するためにｎ井戸の上に構成さ
    れたｐチャンネル出力トランジスタを更に備えた請求項
    ３記載のバッファ回路。
  5. 【請求項５】前記ドライバ出力に現れている電圧に少な
    くとも等しく、前記第一のシステムの低い電源電圧より
    も決して低くないレベルにｎ井戸背面ゲートを維持する
    ために前記ドライバ出力と前記出力トランジスタのｎ井
    戸との間に接続された井戸電圧制御手段を更に備えた請
    求項４記載のバッファ回路。
  6. 【請求項６】前記第二のシステムに接続された入力と、
    前記第一のシステムに接続された出力とを有する前記第
    二のシステムから前記第一のシステムにディジタルデー
    タを送信するための受信手段を更に備えた請求項１記載
    のバッファ回路。
  7. 【請求項７】前記受信した信号の電圧レベルを前記第一
    のシステムの電源電圧よりも高くない値に低下させるた
    めの電圧制限手段を更に備えた請求項６記載の受信手
    段。
  8. 【請求項８】低い電源電圧を有する第一のシステムと高
    い電源電圧を有する第二のシステムとの間で、ドライバ
    と該ドライバに接続された出力バスとを有するバッファ
    回路を用いてディジタルデータを送信するための方法で
    あって、 前記第一のシステムから前記第二のシステムへデータを
    送信するために前記バッファ回路をイネーブルにするス
    テップと、 前記ドライバにデータを受信するステップと、 該ドライバから前記第二のシステムに前記出力バスに沿
    ってデータを送信するステップと、 前記出力バスから前記ドライバの入力に信号をフィード
    バックするステップと、 前記第一のシステムから前記第二のシステムへの送信が
    完了したときに前記バッファ回路をディスエーブルにす
    るステップとを備えたことを特徴とする方法。
  9. 【請求項９】前記バッファがドライバクランプを追加的
    に含み、 前記第二のシステムの電源からの電圧レベルが前記ドラ
    イバを通って三状態イネーブルの方向に戻って伝搬する
    のを防止するために前記ドライバをクランプするステッ
    プを更に備えた請求項８記載の方法。
  10. 【請求項１０】前記ドライバがｐチャンネルＭＯＳ出力
    トランジスタを備え、前記送信ステップが、周波数応答
    を改善する目的でｐチャンネルディバイスを通る少なく
    とも最小の電荷の導通を常に維持するステップを更に備
    えた請求項８記載の方法。
  11. 【請求項１１】前記ドライバが、背面ゲート電圧を有す
    るｎ井戸の上に構成されたｐチャンネルＭＯＳ出力トラ
    ンジスタを備え、前記送信ステップが、前記出力バスに
    現れている電圧に少なくとも等しく、前記第一のシステ
    ムの低い電圧よりも決して低くないレベルに前記ｎ井戸
    の背面ゲート電圧を維持するステップを更に備えた請求
    項８記載の方法。
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