JPH0690372B2 - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JPH0690372B2 JPH0690372B2 JP62212304A JP21230487A JPH0690372B2 JP H0690372 B2 JPH0690372 B2 JP H0690372B2 JP 62212304 A JP62212304 A JP 62212304A JP 21230487 A JP21230487 A JP 21230487A JP H0690372 B2 JPH0690372 B2 JP H0690372B2
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- source bus
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- liquid crystal
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は薄膜トランジスタ（以下、TFTと称する）をア
ドレス素子として用いるマトリクス型液晶表示素子に関
し、さらに詳しくは半導体膜としてアモルファスシリコ
ンを用いた逆スタガー型のTFTをアドレス素子として用
いるマトリクス型液晶表示に関するものである。
ドレス素子として用いるマトリクス型液晶表示素子に関
し、さらに詳しくは半導体膜としてアモルファスシリコ
ンを用いた逆スタガー型のTFTをアドレス素子として用
いるマトリクス型液晶表示に関するものである。
〈従来の技術〉 逆スタガー型のTFTをアドレス素子として用いたマトリ
クス型液晶表示素子の構造の一例を第３図（ａ），
（ｂ）に示す。この液晶表示素子は絶縁性基板１上にゲ
ート電極3,ゲート絶縁膜4,a−Si膜5,絶縁膜6,n+ａ−Si
膜7,ソースおよびドレイン電極8,表示用絵素電極9,保護
膜10を積層することにより形成されている。ここで絶縁
性基板１としてガラスをゲート電極３の材料としてタン
タルTaを用い、湿式エッチングによりパターン化を行な
う場合にはTaのエッチング液によってガラスが浸食さ
れ、ガラスの表面が白濁したり、平滑性が失われて凹凸
が激しくなるという問題が発生する。
クス型液晶表示素子の構造の一例を第３図（ａ），
（ｂ）に示す。この液晶表示素子は絶縁性基板１上にゲ
ート電極3,ゲート絶縁膜4,a−Si膜5,絶縁膜6,n+ａ−Si
膜7,ソースおよびドレイン電極8,表示用絵素電極9,保護
膜10を積層することにより形成されている。ここで絶縁
性基板１としてガラスをゲート電極３の材料としてタン
タルTaを用い、湿式エッチングによりパターン化を行な
う場合にはTaのエッチング液によってガラスが浸食さ
れ、ガラスの表面が白濁したり、平滑性が失われて凹凸
が激しくなるという問題が発生する。
このため、第４図い示すようにゲート電極３の下部にTa
エッチング液に浸食されにくい五酸化タンタルTa2O5か
ら成る絶縁膜２を形成し、タンタルTaエッチング液が直
接ガラス表面に触れないようにしている。
エッチング液に浸食されにくい五酸化タンタルTa2O5か
ら成る絶縁膜２を形成し、タンタルTaエッチング液が直
接ガラス表面に触れないようにしている。
〈発明が解決しようとする問題点〉 しかしながら、上記構造では、ガラス表面のキズやピッ
トを完全に被覆できない場合や、Ta2O5薄膜にピンホー
ルがある場合は、そこからTaのエッチング液がガラス表
面を浸食し、表面に大きなピットや傷を形成する。ソー
スバスラインがこのピットや傷の上に配線されると段差
に完全に被覆できないために断線不良が発生していた。
トを完全に被覆できない場合や、Ta2O5薄膜にピンホー
ルがある場合は、そこからTaのエッチング液がガラス表
面を浸食し、表面に大きなピットや傷を形成する。ソー
スバスラインがこのピットや傷の上に配線されると段差
に完全に被覆できないために断線不良が発生していた。
本発明は、上記問題点に鑑みてなされたものであり、逆
スタガー型のTFTをアドレス素子として用いたマトリク
ス表示をする液晶表示素子において断線の少ない液晶表
示素子を提供することを目的とする。
スタガー型のTFTをアドレス素子として用いたマトリク
ス表示をする液晶表示素子において断線の少ない液晶表
示素子を提供することを目的とする。
〈問題点を解決するための手段〉 本願発明は、絶縁性基板上に格子状に配列されて成るゲ
ートバスラインとソースバスラインの各交点位置に対応
して配列され、前記ゲートバスラインと接続されたゲー
ト電極、該ゲート電極を被覆する絶縁膜、該絶縁膜上に
堆積された半導体層並びに該半導体層上に並設されたソ
ース電極とドレイン電極が順次積層され、前記ソース電
極が前記ソースバスラインに、前記ドレイン電極が表示
絵素電極に、それぞれ接続されて成るアドレス用薄膜ト
ランジスタを具備し、マトリクス表示を実行する液晶表
示素子において、前記ソースバスラインはチタンから成
り、その下方には、前記ゲート電極と同一平面上に位置
しかつ前記ゲート電極と同じタンタルから成り、前記ソ
ースバスラインの幅よりも広い幅に設定された前記ソー
スバスラインの平坦化用金属薄膜が介在されていること
を特徴とする。
ートバスラインとソースバスラインの各交点位置に対応
して配列され、前記ゲートバスラインと接続されたゲー
ト電極、該ゲート電極を被覆する絶縁膜、該絶縁膜上に
堆積された半導体層並びに該半導体層上に並設されたソ
ース電極とドレイン電極が順次積層され、前記ソース電
極が前記ソースバスラインに、前記ドレイン電極が表示
絵素電極に、それぞれ接続されて成るアドレス用薄膜ト
ランジスタを具備し、マトリクス表示を実行する液晶表
示素子において、前記ソースバスラインはチタンから成
り、その下方には、前記ゲート電極と同一平面上に位置
しかつ前記ゲート電極と同じタンタルから成り、前記ソ
ースバスラインの幅よりも広い幅に設定された前記ソー
スバスラインの平坦化用金属薄膜が介在されていること
を特徴とする。
〈作用〉 上記により、ゲート電極と同時形成された金属薄膜によ
り、ソースバスラインを平坦化し、断線を防止できる。
り、ソースバスラインを平坦化し、断線を防止できる。
〈実施例〉 以下、第１図，第２図（ａ），（ｂ）（ｃ）を用いて本
発明の一実施例を詳細に説明する。
発明の一実施例を詳細に説明する。
ガラス基板からなる絶縁性基板１上にスパッタリングに
より五酸化タンタルからなる絶縁膜２を3000Åの厚さに
形成する。次にスパッタリングによりTaを3000Åの厚さ
に形成し、これをホトエッチングによりパターン化して
ゲート電極３および下地金属薄膜11を同一平面上に形成
する。次にプラズマCVDによりSiNxからなる絶縁膜４を4
000Åの厚さに形成し、連続してアモルファスSi（ａ−S
i）からなる半導体膜を3000Åの厚さに形成し、さらにS
iNxからなる絶縁膜を2000Åの厚さに形成する。これを
ホトエッチングにてパターン化することにより、パター
ン化された半導体膜５とパターン化された絶縁膜６を形
成する。次にプラズマCVDによりn+アモルファスSi（n+
ａ−Si）からなる半導体膜を400Åの厚さに形成し、ホ
トエッチングにてパターン化することにより、パターン
化された半導体膜７を形成する。次にスパッタリングあ
るいは電子ビーム蒸着によりTi,Mo,W等を3000Åの厚さ
に形成し、ホトエッチングにてパターン化することによ
り、パターン化されたソースおよびドレイン電極８を形
成する。次にスパッタリングあるいは電子ビーム蒸着に
より酸化インジウムを主成分とする透明導電膜を1000Å
の厚さに形成し、これをホトエッチングによりパターン
化して表示用絵素電極９を形成する。さらに、プラズマ
CVDによりSiNxからなる保護膜10を5000Åの厚さに形成
する。以上のようにしてソースバスラインの下部にゲー
ト電極３と同一平面上にゲート電極と同材料からなる金
属薄膜11を形成したマトリクス型液液晶表示素子を得る
ことができる。
より五酸化タンタルからなる絶縁膜２を3000Åの厚さに
形成する。次にスパッタリングによりTaを3000Åの厚さ
に形成し、これをホトエッチングによりパターン化して
ゲート電極３および下地金属薄膜11を同一平面上に形成
する。次にプラズマCVDによりSiNxからなる絶縁膜４を4
000Åの厚さに形成し、連続してアモルファスSi（ａ−S
i）からなる半導体膜を3000Åの厚さに形成し、さらにS
iNxからなる絶縁膜を2000Åの厚さに形成する。これを
ホトエッチングにてパターン化することにより、パター
ン化された半導体膜５とパターン化された絶縁膜６を形
成する。次にプラズマCVDによりn+アモルファスSi（n+
ａ−Si）からなる半導体膜を400Åの厚さに形成し、ホ
トエッチングにてパターン化することにより、パターン
化された半導体膜７を形成する。次にスパッタリングあ
るいは電子ビーム蒸着によりTi,Mo,W等を3000Åの厚さ
に形成し、ホトエッチングにてパターン化することによ
り、パターン化されたソースおよびドレイン電極８を形
成する。次にスパッタリングあるいは電子ビーム蒸着に
より酸化インジウムを主成分とする透明導電膜を1000Å
の厚さに形成し、これをホトエッチングによりパターン
化して表示用絵素電極９を形成する。さらに、プラズマ
CVDによりSiNxからなる保護膜10を5000Åの厚さに形成
する。以上のようにしてソースバスラインの下部にゲー
ト電極３と同一平面上にゲート電極と同材料からなる金
属薄膜11を形成したマトリクス型液液晶表示素子を得る
ことができる。
上記の金属薄膜11によって、エッチング液による絶縁性
基板板１の浸食を防止し、ソースバスラインの断線欠陥
が少なくなる。
基板板１の浸食を防止し、ソースバスラインの断線欠陥
が少なくなる。
〈発明の効果〉 本願発明は、ソースバスラインはチタンから成り、その
下方には、前記ゲート電極と同一平面上に位置しかつ前
記ゲート電極と同じタンタルから成り、前記ソースバス
ラインの幅よりも広い幅に設定された前記ソースバスラ
インの平坦化用金属薄膜が介在されているので、製造の
際にマスクがずれてもソースバスラインが平坦化用金属
薄膜よりも下方になることはないので、ガラス基板等の
下地層のピットに残存するエッチング液によるソースバ
スラインの浸食を抑えることができ、断線を防止するこ
とが可能である。
下方には、前記ゲート電極と同一平面上に位置しかつ前
記ゲート電極と同じタンタルから成り、前記ソースバス
ラインの幅よりも広い幅に設定された前記ソースバスラ
インの平坦化用金属薄膜が介在されているので、製造の
際にマスクがずれてもソースバスラインが平坦化用金属
薄膜よりも下方になることはないので、ガラス基板等の
下地層のピットに残存するエッチング液によるソースバ
スラインの浸食を抑えることができ、断線を防止するこ
とが可能である。
第１図は本発明の一実施例を示す平面図、第２図
（ａ），（ｂ），（ｃ）はそれぞれ第１図のIIA−IIA,I
IB−IIB,IIC−IIC矢視断面図、第３図（ａ），（ｂ）は
従来例を示す平面図及び断面図、第４図は他の従来例を
示す断面図である。 １…絶縁性基板、2,4,6…絶縁膜、３…ゲート電極、5,7
…半導体膜、８…ソースあるいはドレイン電極、９…絵
素電極、10…保護膜、11…金属薄膜。
（ａ），（ｂ），（ｃ）はそれぞれ第１図のIIA−IIA,I
IB−IIB,IIC−IIC矢視断面図、第３図（ａ），（ｂ）は
従来例を示す平面図及び断面図、第４図は他の従来例を
示す断面図である。 １…絶縁性基板、2,4,6…絶縁膜、３…ゲート電極、5,7
…半導体膜、８…ソースあるいはドレイン電極、９…絵
素電極、10…保護膜、11…金属薄膜。
フロントページの続き (72)発明者 加藤 博章 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 実開 昭60−140926（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】絶縁性基板上に格子状に配列されて成るゲ
ートバスラインとソースバスラインの各交点位置に対応
して配列され、前記ゲートバスラインと接続されたゲー
ト電極、該ゲート電極を被覆する絶縁膜、該絶縁膜上に
堆積された半導体層並びに該半導体層上に並設されたソ
ース電極とドレイン電極が順次積層され、前記ソース電
極が前記ソースバスラインに、前記ドレイン電極が表示
絵素電極に、それぞれ接続されて成るアドレス用薄膜ト
ランジスタを具備し、マトリクス表示を実行する液晶表
示素子において、前記ソースバスラインはチタンから成
り、その下方には、前記ゲート電極と同一平面上に位置
しかつ前記ゲート電極と同じタンタルから成り、前記ソ
ースバスラインの幅よりも広い幅に設定された前記ソー
スバスラインの平坦化用金属薄膜が介在されていること
を特徴とする液晶表示素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62212304A JPH0690372B2 (ja) | 1987-08-26 | 1987-08-26 | 液晶表示素子 |
| EP88305346A EP0305030B1 (en) | 1987-08-26 | 1988-06-10 | Liquid crystal display element |
| DE3889036T DE3889036T2 (de) | 1987-08-26 | 1988-06-10 | Flüssigkristall-Anzeigeelement. |
| US07/515,362 US4997262A (en) | 1987-08-26 | 1990-04-30 | Liquid crystal display element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62212304A JPH0690372B2 (ja) | 1987-08-26 | 1987-08-26 | 液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455536A JPS6455536A (en) | 1989-03-02 |
| JPH0690372B2 true JPH0690372B2 (ja) | 1994-11-14 |
Family
ID=16620352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62212304A Expired - Fee Related JPH0690372B2 (ja) | 1987-08-26 | 1987-08-26 | 液晶表示素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4997262A (ja) |
| EP (1) | EP0305030B1 (ja) |
| JP (1) | JPH0690372B2 (ja) |
| DE (1) | DE3889036T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06208132A (ja) * | 1990-03-24 | 1994-07-26 | Sony Corp | 液晶表示装置 |
| JP2976483B2 (ja) * | 1990-04-24 | 1999-11-10 | 日本電気株式会社 | 液晶表示素子用薄膜トランジスタの製造方法 |
| US6008078A (en) * | 1990-07-24 | 1999-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US6556257B2 (en) * | 1991-09-05 | 2003-04-29 | Sony Corporation | Liquid crystal display device |
| JPH05242546A (ja) * | 1992-02-27 | 1993-09-21 | Pioneer Electron Corp | 光ディスクプレーヤ |
| US5828083A (en) * | 1993-12-28 | 1998-10-27 | Goldstar Co., Ltd. | Array of thin film transistors without a step region at intersection of gate bus and source bus electrodes |
| KR100629174B1 (ko) * | 1999-12-31 | 2006-09-28 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 기판 및 그의 제조방법 |
| US7506504B2 (en) * | 2005-12-21 | 2009-03-24 | Basf Catalysts Llc | DOC and particulate control system for diesel engines |
| KR101516415B1 (ko) * | 2008-09-04 | 2015-05-04 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124319A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| US4736229A (en) * | 1983-05-11 | 1988-04-05 | Alphasil Incorporated | Method of manufacturing flat panel backplanes, display transistors and displays made thereby |
| JPS59208783A (ja) * | 1983-05-12 | 1984-11-27 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS60140926U (ja) * | 1984-02-24 | 1985-09-18 | 三洋電機株式会社 | 表示装置 |
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| FR2585167B1 (fr) * | 1985-07-19 | 1993-05-07 | Gen Electric | Structures conductrices redondantes pour affichages a cristaux liquides commandes par des transistors a effet de champ en couche mince |
| US4646424A (en) * | 1985-08-02 | 1987-03-03 | General Electric Company | Deposition and hardening of titanium gate electrode material for use in inverted thin film field effect transistors |
| EP0211402B1 (en) * | 1985-08-02 | 1991-05-08 | General Electric Company | Process and structure for thin film transistor matrix addressed liquid crystal displays |
| JP2865284B2 (ja) * | 1986-03-10 | 1999-03-08 | 松下電器産業株式会社 | 薄膜半導体デバイス |
| US4778258A (en) * | 1987-10-05 | 1988-10-18 | General Electric Company | Protective tab structure for use in the fabrication of matrix addressed thin film transistor liquid crystal displays |
-
1987
- 1987-08-26 JP JP62212304A patent/JPH0690372B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-10 DE DE3889036T patent/DE3889036T2/de not_active Expired - Fee Related
- 1988-06-10 EP EP88305346A patent/EP0305030B1/en not_active Expired - Lifetime
-
1990
- 1990-04-30 US US07/515,362 patent/US4997262A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0305030A1 (en) | 1989-03-01 |
| DE3889036D1 (de) | 1994-05-19 |
| JPS6455536A (en) | 1989-03-02 |
| US4997262A (en) | 1991-03-05 |
| EP0305030B1 (en) | 1994-04-13 |
| DE3889036T2 (de) | 1994-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |