JPH069038B2 - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
- Publication number
- JPH069038B2 JPH069038B2 JP27382687A JP27382687A JPH069038B2 JP H069038 B2 JPH069038 B2 JP H069038B2 JP 27382687 A JP27382687 A JP 27382687A JP 27382687 A JP27382687 A JP 27382687A JP H069038 B2 JPH069038 B2 JP H069038B2
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- JP
- Japan
- Prior art keywords
- counter
- data
- register
- signal
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ミニコンピュータ，マイクロコンピュータ等
の情報処理装置で高速にデータを転送するためのダイレ
クトメモリアクセス（以後、ＤＭＡと称する）制御装置
に関し、特にテーブル形式に構造化された関係データベ
ースを高速検索する機能を持ったＤＭＡ制御装置に関す
る。
の情報処理装置で高速にデータを転送するためのダイレ
クトメモリアクセス（以後、ＤＭＡと称する）制御装置
に関し、特にテーブル形式に構造化された関係データベ
ースを高速検索する機能を持ったＤＭＡ制御装置に関す
る。
〔従来の技術〕 第３図はテーブル形式に構造化された関係データベース
の各部の名称を説明する図である。＃１、＃２、……が
行数であり、行数のことをレコード数、各行のことをレ
コード、レコードの長さＬをレコードサイズという。ま
た各列のことをフィールド、各フィールドの長さＤをフ
ィールドサイズという。このようなデータベースでは同
図に示すようにフィールドの値を参照して、レコードの
中の特定フィールド（同図中にハッチングで表示）のデ
ータを選び出す処理、例えば社員番号、名前，年齢，住
所などのフィールドをもつ従業員レコードから年齢が３
５歳以上のものを選び出すような検索処理が必要にな
る。
の各部の名称を説明する図である。＃１、＃２、……が
行数であり、行数のことをレコード数、各行のことをレ
コード、レコードの長さＬをレコードサイズという。ま
た各列のことをフィールド、各フィールドの長さＤをフ
ィールドサイズという。このようなデータベースでは同
図に示すようにフィールドの値を参照して、レコードの
中の特定フィールド（同図中にハッチングで表示）のデ
ータを選び出す処理、例えば社員番号、名前，年齢，住
所などのフィールドをもつ従業員レコードから年齢が３
５歳以上のものを選び出すような検索処理が必要にな
る。
従来は、汎用プロセッサのソフトウェアによってこのよ
うな処理を行っていた。すなわち、フィールドがポイン
タによって連結されたレコードの中の特定フィールドデ
ータをアクセスする際には、１つのフィールドデータの
Ａから（Ａ＋Ｄ＋１）までのアクセスが終わると、次の
レコードのフィールドアドレス（Ａ＋Ｌ）を計算し、フ
ィールドのデータを次々取り出す。内容を順に比較し、
その結果を別のアドレスに保存するといったデータベー
ス処理操作をきめ細かく実行していた。
うな処理を行っていた。すなわち、フィールドがポイン
タによって連結されたレコードの中の特定フィールドデ
ータをアクセスする際には、１つのフィールドデータの
Ａから（Ａ＋Ｄ＋１）までのアクセスが終わると、次の
レコードのフィールドアドレス（Ａ＋Ｌ）を計算し、フ
ィールドのデータを次々取り出す。内容を順に比較し、
その結果を別のアドレスに保存するといったデータベー
ス処理操作をきめ細かく実行していた。
テーブル形式の構造化されたデータベースで特定のフィ
ールドの値を調べてマッチしたレコードを抽出する場
合、従来の汎用プロセッサのソフトウェアではアクセス
するフィールドアドレスをポインタを使って次々に計算
する処理と、フィールドを構成するデータを次々比較
（内容検索）する処理とを汎用ハードウェアで行なうた
め、きめ細かいプログラミングが必要で、実行に時間が
かかり、高性能にならないという問題があった。また、
データアクセスだけを高速化する手段としてすでにＤＭ
Ａ制御装置があったが、アドレスが連続したデータしか
アクセスできないという問題があった。またＤＭＡの中
にデータ列の比較手段を持たないためにマッチしたレコ
ードを見つけ出すことには対応できないという問題もあ
った。
ールドの値を調べてマッチしたレコードを抽出する場
合、従来の汎用プロセッサのソフトウェアではアクセス
するフィールドアドレスをポインタを使って次々に計算
する処理と、フィールドを構成するデータを次々比較
（内容検索）する処理とを汎用ハードウェアで行なうた
め、きめ細かいプログラミングが必要で、実行に時間が
かかり、高性能にならないという問題があった。また、
データアクセスだけを高速化する手段としてすでにＤＭ
Ａ制御装置があったが、アドレスが連続したデータしか
アクセスできないという問題があった。またＤＭＡの中
にデータ列の比較手段を持たないためにマッチしたレコ
ードを見つけ出すことには対応できないという問題もあ
った。
本発明のＤＭＡ制御装置は、第１設定データが第１終了
信号に同期して設定されデータ読取り信号に同期して単
位数ずつ変化する第１計数器と、第１レジスタと、前記
第１計数器の出力値に前記第１レジスタの値を加えて第
１設定データを出力する第１加算器と、データ書込み信
号に同期して単位数ずつ変化する第２計数器と、第２レ
ジスタと、データ読取り信号を計算し前記第２レジスタ
の設定値を計数し終えると前記第１終了信号を発生し初
期状態に戻る第３計数器と、前記第１終了信号を計数し
既定値を計数し終えると第２終了信号を発生する第４計
数器と、読み取られる一連のデータ列と登録されている
データ列とを比較するデータ列比較手段と、このデータ
列比較手段の出力を選択するゲート回路と、このゲート
回路の動作を指定する第３レジスタと、ＤＭＡ処理機能
を有し前記第１計数器の内容を読取りアドレスとしてデ
ータ読取り信号を出力し前記ゲート回路の出力信号発生
時に前記第２計数器の内容を書込みアドレスとしてデー
タ書込み信号を出力し前記第４計数器の内容を書込む制
御回路とで構成される。
信号に同期して設定されデータ読取り信号に同期して単
位数ずつ変化する第１計数器と、第１レジスタと、前記
第１計数器の出力値に前記第１レジスタの値を加えて第
１設定データを出力する第１加算器と、データ書込み信
号に同期して単位数ずつ変化する第２計数器と、第２レ
ジスタと、データ読取り信号を計算し前記第２レジスタ
の設定値を計数し終えると前記第１終了信号を発生し初
期状態に戻る第３計数器と、前記第１終了信号を計数し
既定値を計数し終えると第２終了信号を発生する第４計
数器と、読み取られる一連のデータ列と登録されている
データ列とを比較するデータ列比較手段と、このデータ
列比較手段の出力を選択するゲート回路と、このゲート
回路の動作を指定する第３レジスタと、ＤＭＡ処理機能
を有し前記第１計数器の内容を読取りアドレスとしてデ
ータ読取り信号を出力し前記ゲート回路の出力信号発生
時に前記第２計数器の内容を書込みアドレスとしてデー
タ書込み信号を出力し前記第４計数器の内容を書込む制
御回路とで構成される。
本発明のＤＭＡ制御装置は、アドレス計数器の更新値が
テーブル形式に構造化されたデータベースアクセスに対
応しているために、このようなデータベースの特定フィ
ールドを高速に読み出し、内蔵のデータ列比較手段で実
時間データ列比較を行うことが可能で、レコードの中の
特定フィールドの高速検索を可能にする。
テーブル形式に構造化されたデータベースアクセスに対
応しているために、このようなデータベースの特定フィ
ールドを高速に読み出し、内蔵のデータ列比較手段で実
時間データ列比較を行うことが可能で、レコードの中の
特定フィールドの高速検索を可能にする。
以下、本発明について図面を用いて説明を行う。
第１図は本発明によるＤＭＡ制御装置の一実施例を示す
ブロック図である。この図で、１は第２計数器、２は第
１レジスタ、３は第１計数器、４は第１加算器、５は第
４計数器、６は第２レジスタ、７は第３計数器、８はデ
ータ列比較手段、９はモードレジスタ、１０はゲート回
路、１１は制御回路である。
ブロック図である。この図で、１は第２計数器、２は第
１レジスタ、３は第１計数器、４は第１加算器、５は第
４計数器、６は第２レジスタ、７は第３計数器、８はデ
ータ列比較手段、９はモードレジスタ、１０はゲート回
路、１１は制御回路である。
制御回路１１はＣＰＵからのＤＭＡＲＥＱ命令の入力に
より、ＣＰＵにＨＯＬＤＲＥＱ信号を出し、ＨＯＬＤＡ
ＣＫ信号が帰ってくると動作を開始する。
より、ＣＰＵにＨＯＬＤＲＥＱ信号を出し、ＨＯＬＤＡ
ＣＫ信号が帰ってくると動作を開始する。
フィールドを検査して適合するレコードを調べる場合、
制御回路１１は第１計数器３に格納されているフィール
ドの読取りアドレスをアドレスバスに出力し、データ読
取り信号（リード）を出力する。各フィールドを読み取
る間、データ読取り信号（リード）に同期して読取りア
ドレスは１アドレス分プラスされる。各フィールドがア
クセスされる前に、第２レジスタ６からフィールドの長
さＤを第３計数器７に設定しておき、データ読取り信号
（リード）に同期してこれを１アドレス分マイナスして
零になると、キャリー信号が第１終了信号として出力さ
れ、レコードに含まれるフィールド１個の読取り終了が
わかる。
制御回路１１は第１計数器３に格納されているフィール
ドの読取りアドレスをアドレスバスに出力し、データ読
取り信号（リード）を出力する。各フィールドを読み取
る間、データ読取り信号（リード）に同期して読取りア
ドレスは１アドレス分プラスされる。各フィールドがア
クセスされる前に、第２レジスタ６からフィールドの長
さＤを第３計数器７に設定しておき、データ読取り信号
（リード）に同期してこれを１アドレス分マイナスして
零になると、キャリー信号が第１終了信号として出力さ
れ、レコードに含まれるフィールド１個の読取り終了が
わかる。
第１レジスタ２にはレコード間の距離Ｌが設定されてお
り、第１加算器４は第１計数器３の出力にこれを加え第
１計数器３の設定データとして出力する。この設定デー
タは第１終了信号に同期して、第１計数器３に設定され
る。こうして、次のレコードの対象フィールドをアクセ
ス出来るようになる。
り、第１加算器４は第１計数器３の出力にこれを加え第
１計数器３の設定データとして出力する。この設定デー
タは第１終了信号に同期して、第１計数器３に設定され
る。こうして、次のレコードの対象フィールドをアクセ
ス出来るようになる。
例えば、一つのレコードの特定フィールドがＡ番地であ
り、レコード間に距離がＬであると、設定されている
と、次のレコードの特定フィールドは（Ａ＋Ｌ）番地か
ら始まる。フィールドの長さＤを保持する第３計数器７
がカウントダウンする間に特定フィールドのデータがＡ
番地から読み出される。それが終わると（Ａ＋Ｌ）番地
にジャンプして、第３計数器７にフィールドの長さＤを
再設定する。計数器７の内容をカウントダウンさせる
と、（Ａ＋Ｌ＋Ｄ−１）番地にあるフィールドデータが
読み出される。（Ａ＋Ｌ）を（Ａ＋２Ｌ）とおきかえて
以上のことを繰り返す。
り、レコード間に距離がＬであると、設定されている
と、次のレコードの特定フィールドは（Ａ＋Ｌ）番地か
ら始まる。フィールドの長さＤを保持する第３計数器７
がカウントダウンする間に特定フィールドのデータがＡ
番地から読み出される。それが終わると（Ａ＋Ｌ）番地
にジャンプして、第３計数器７にフィールドの長さＤを
再設定する。計数器７の内容をカウントダウンさせる
と、（Ａ＋Ｌ＋Ｄ−１）番地にあるフィールドデータが
読み出される。（Ａ＋Ｌ）を（Ａ＋２Ｌ）とおきかえて
以上のことを繰り返す。
このように次々読み出されるフィールドのデータ検索
は、データ列比較手段８に登録されているデータ列と比
較し、大、小、等しい、などを出力することによって処
理される。ゲート回路１０はリードかライトからのモー
ドレジスタ９の指定により、比較手段８の出力を選択
し、制御回路１１に入力する。この入力により制御回路
１１は、第２計数器１の内容（マッチデータの格納番
地）を書込みアドレスとして出力し、第４計数器５の内
容（レコード番号）を書込み信号（ライト）により書込
む。第２計数器１の内容はこれに同期して、１アドレス
分プラスされる。
は、データ列比較手段８に登録されているデータ列と比
較し、大、小、等しい、などを出力することによって処
理される。ゲート回路１０はリードかライトからのモー
ドレジスタ９の指定により、比較手段８の出力を選択
し、制御回路１１に入力する。この入力により制御回路
１１は、第２計数器１の内容（マッチデータの格納番
地）を書込みアドレスとして出力し、第４計数器５の内
容（レコード番号）を書込み信号（ライト）により書込
む。第２計数器１の内容はこれに同期して、１アドレス
分プラスされる。
最初、第４計数器５には、データベースに含まれるレコ
ード数が設定されている。これは第３計数器７の出力す
る第１終了信号により１アドレス分マイナスされ、各レ
コードを識別することができる。これが零になると、キ
ャリー信号が第２終了信号として第４計数器５から出力
されて、動作が終了する。
ード数が設定されている。これは第３計数器７の出力す
る第１終了信号により１アドレス分マイナスされ、各レ
コードを識別することができる。これが零になると、キ
ャリー信号が第２終了信号として第４計数器５から出力
されて、動作が終了する。
第２図は第１図に用いられるデータ列比較手段８の一実
施例のブロック図である。これは、比較対象のデータ列
（Ａ、Ｂ、Ｃ）を格納するレジスタ２１と、このレジス
タ２１にアドレスを与える計数器７と、入力されるデー
タ単位とレジスタ２１の出力とを比較し「大、小、等し
い」を出力する比較器２２と、比較器２２の出力を全ビ
ットマッチか否かを確認できるまで保持し次のデータ入
力タイミングに比較器２２に順次入力する部分マッチ信
号のレジスタ２３とから構成されている。
施例のブロック図である。これは、比較対象のデータ列
（Ａ、Ｂ、Ｃ）を格納するレジスタ２１と、このレジス
タ２１にアドレスを与える計数器７と、入力されるデー
タ単位とレジスタ２１の出力とを比較し「大、小、等し
い」を出力する比較器２２と、比較器２２の出力を全ビ
ットマッチか否かを確認できるまで保持し次のデータ入
力タイミングに比較器２２に順次入力する部分マッチ信
号のレジスタ２３とから構成されている。
この計数器７はフィールド長さ計数する第１図の第３計
数器７と同一であり、フィールドのデータ列（ａ、ｂ、
ｃ）に対応するデータ列（Ａ、Ｂ、Ｃ）をレジスタ２１
から読み出すことができる。
数器７と同一であり、フィールドのデータ列（ａ、ｂ、
ｃ）に対応するデータ列（Ａ、Ｂ、Ｃ）をレジスタ２１
から読み出すことができる。
なお、以上の説明における計数器はプラス１づずつ更新
するものであったが、マイナス１するものでもレコード
間の距離を負数で与えることにより、同様の効果が得ら
れ、以上の説明は何等本発明の特許請求の範囲を制限す
るものではない。
するものであったが、マイナス１するものでもレコード
間の距離を負数で与えることにより、同様の効果が得ら
れ、以上の説明は何等本発明の特許請求の範囲を制限す
るものではない。
本発明によれば、レコード形式の構造化された関係デー
タベースにおける特定フィールドのデータ列の検索処理
の高速化が容易に達成できるという効果がある。
タベースにおける特定フィールドのデータ列の検索処理
の高速化が容易に達成できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に用いられる比較手段の一実施例のブロック図、第３
図はテーブル形式に構造化された関係データベースの各
部の名称を説明する図である。 １，３，５，７……計数器、２，６，２１，２３……レ
ジスタ、９……モードレジスタ、４……加算器、８……
データ列比較手段、１０……ゲート回路、１１……制御
回路、２２……比較器。
図に用いられる比較手段の一実施例のブロック図、第３
図はテーブル形式に構造化された関係データベースの各
部の名称を説明する図である。 １，３，５，７……計数器、２，６，２１，２３……レ
ジスタ、９……モードレジスタ、４……加算器、８……
データ列比較手段、１０……ゲート回路、１１……制御
回路、２２……比較器。
Claims (1)
- 【請求項１】第１設定データが第１終了信号に同期して
設定されデータ読取り信号に同期して単位数ずつ変化す
る第１計数器と、第１レジスタと、前記第１計数器の出
力値に前記第１レジスタの値を加えて第１設定データを
出力する第１加算器と、データ書込み信号に同期して単
位数ずつ変化する第２計数器と、第２レジスタと、デー
タ読取り信号を計数し前記第２レジスタの設定値を計数
し終えると前記第１終了信号を発生し初期状態に戻る第
３計数器と、前記第１終了信号を計数し既定値を計数し
終えると第２終了信号を発生する第４計数器と、読み取
られる一連のデータ列と登録されているデータ列とを比
較するデータ列比較手段と、このデータ列比較手段の出
力を選択するゲート回路と、このゲート回路の動作を指
定する第３レジスタと、ＤＭＡ処理機能を有し前記第１
計数器の内容を読取りアドレスとしてデータ読取り信号
を出力し前記ゲート回路の出力信号発生時に前記第２計
数器の内容を書込みアドレスとしてデータ書込み信号を
出力し前記第４計数器の内容を書込む制御回路とで構成
されることを特徴とするダイレクトメモリアクセス制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382687A JPH069038B2 (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382687A JPH069038B2 (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01114962A JPH01114962A (ja) | 1989-05-08 |
| JPH069038B2 true JPH069038B2 (ja) | 1994-02-02 |
Family
ID=17533090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27382687A Expired - Lifetime JPH069038B2 (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069038B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675501B2 (en) | 2003-12-17 | 2010-03-09 | Samsung Electronics Co., Ltd. | Liquid crystal display apparatus with light sensor |
-
1987
- 1987-10-28 JP JP27382687A patent/JPH069038B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01114962A (ja) | 1989-05-08 |
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