JPH01114962A - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
- Publication number
- JPH01114962A JPH01114962A JP27382687A JP27382687A JPH01114962A JP H01114962 A JPH01114962 A JP H01114962A JP 27382687 A JP27382687 A JP 27382687A JP 27382687 A JP27382687 A JP 27382687A JP H01114962 A JPH01114962 A JP H01114962A
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- JP
- Japan
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- register
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ミニコンピユータ、マイクロコンピュータ等
の情報処理装置で高速にデータを転送するためのダイレ
クトメモリアクセス（以後、ＤＭＡと称する）制御装置
に関し、特に構造化されたデータを高速検索する機能を
持ったＤＭＡ制御装置に関する。
の情報処理装置で高速にデータを転送するためのダイレ
クトメモリアクセス（以後、ＤＭＡと称する）制御装置
に関し、特に構造化されたデータを高速検索する機能を
持ったＤＭＡ制御装置に関する。
データベースでは、フィールドの値を参照して、レコー
ドを選び出す処理、例えば社員番号１名前。
ドを選び出す処理、例えば社員番号１名前。
年齢、住所などのフィールドをもつ従業員レコー゛ドか
ら年齢が３５歳以上のものを選び出すような検索処理が
必要になる。
ら年齢が３５歳以上のものを選び出すような検索処理が
必要になる。
従来は、汎用プロセッサのソフトウェアによってこのよ
うな処理を行っていた。すなわち、次のレコードのフィ
ールドアドレスを計算し、フィールドからデータを次々
取り出して比較し、その結果を別のアドレスに保存する
といった操作を木目細かくプログラムしていた。
うな処理を行っていた。すなわち、次のレコードのフィ
ールドアドレスを計算し、フィールドからデータを次々
取り出して比較し、その結果を別のアドレスに保存する
といった操作を木目細かくプログラムしていた。
レコード形式の構造化されたデータで特定のフィールド
の値を調べてレコードを抽出する場合、従来の汎用プロ
セッサのソフトウェアではアクセスするフィールドアド
レスを次々計算する処理と、フィールドを構成するデー
タを次々比較する処理とを汎用ハードウェアで行うため
に、木目細かいプログラミングが必要で、実行に時間が
かかり、高性能が得られないという問題があり、また、
データアクセスだけを高速化する手段としてＤＭＡ制御
装置があるが、アドレスが連続したデータしかアクセス
できず、またデータ列の比較手段を持たないために対応
できないという問題があった。
の値を調べてレコードを抽出する場合、従来の汎用プロ
セッサのソフトウェアではアクセスするフィールドアド
レスを次々計算する処理と、フィールドを構成するデー
タを次々比較する処理とを汎用ハードウェアで行うため
に、木目細かいプログラミングが必要で、実行に時間が
かかり、高性能が得られないという問題があり、また、
データアクセスだけを高速化する手段としてＤＭＡ制御
装置があるが、アドレスが連続したデータしかアクセス
できず、またデータ列の比較手段を持たないために対応
できないという問題があった。
本発明のＤＭＡ制御装置は、第１設定データが第１終了
信号に同期して設定されデータ読取り信号に同期して単
位数ずつ変化する第１計数器と、第１レジスタと、前記
第１計数器の出力値に前記第１レジスタの値を加えて第
１設定データを出力する第１加算器と、データ書込み信
号に同期して単位数ずつ変化する第２計数器と、第２レ
ジスタと、データ読取り信号を計数し前記第２レジスタ
の設定値を計数し終えると前記第１終了信号を発生し初
期状態に戻る第３計数器と、前記第１終了信号を計数し
既定値を計数し終えると第２終了信号を発生する第４計
数器と、読み取られる一連のデータ列と登録されている
データ列とを比較するデータ列比較手段と、このデータ
列比較手段の出力を選択するゲート回路と、このゲート
回路の動作を指定する第３レジスタと、ＤＭＡ処理機能
を有し前記第１計数器の内容を読取りアドレスとしてデ
ータ読取り信号を出力し前記ゲート回路の出力信号発生
時に前記第２計数器の内容を書込みアドレスとしてデー
タ書込み信号を出力し前記第４計数器の内容を書込む制
御回路とで構成される。
信号に同期して設定されデータ読取り信号に同期して単
位数ずつ変化する第１計数器と、第１レジスタと、前記
第１計数器の出力値に前記第１レジスタの値を加えて第
１設定データを出力する第１加算器と、データ書込み信
号に同期して単位数ずつ変化する第２計数器と、第２レ
ジスタと、データ読取り信号を計数し前記第２レジスタ
の設定値を計数し終えると前記第１終了信号を発生し初
期状態に戻る第３計数器と、前記第１終了信号を計数し
既定値を計数し終えると第２終了信号を発生する第４計
数器と、読み取られる一連のデータ列と登録されている
データ列とを比較するデータ列比較手段と、このデータ
列比較手段の出力を選択するゲート回路と、このゲート
回路の動作を指定する第３レジスタと、ＤＭＡ処理機能
を有し前記第１計数器の内容を読取りアドレスとしてデ
ータ読取り信号を出力し前記ゲート回路の出力信号発生
時に前記第２計数器の内容を書込みアドレスとしてデー
タ書込み信号を出力し前記第４計数器の内容を書込む制
御回路とで構成される。
本発明のＤＭＡ制御装置は、アドレス計数器の更新値が
構造化されたデータに対応しているために、このような
データの特定フィールドを高速に読み出し、内蔵のデー
タ列比較手段で実時間データ列比較を行うことが可能で
、レコードの高速検索を可能にする。
構造化されたデータに対応しているために、このような
データの特定フィールドを高速に読み出し、内蔵のデー
タ列比較手段で実時間データ列比較を行うことが可能で
、レコードの高速検索を可能にする。
以下、本発明について図面を用いて説明を行う。
第１図は本発明によるＤＭＡ制御装置の一実施例を示す
ブロック図である。この図で、１は第２計数器、２は第
１レジスタ、３は第１計数器、４は第１加算器、５は第
４計数器、６は第４レジスタ、７は第３計数器、８はデ
ータ列比較手段、９はモードレジスタ、１０はゲート回
路、１１は制御回路である。
ブロック図である。この図で、１は第２計数器、２は第
１レジスタ、３は第１計数器、４は第１加算器、５は第
４計数器、６は第４レジスタ、７は第３計数器、８はデ
ータ列比較手段、９はモードレジスタ、１０はゲート回
路、１１は制御回路である。
制御回路１１はＣＰＵからのＤＭＡＲＥＱ命令の入力に
より、ＣＰＵにＨＯＬＤＲＥＱ信号を出し、ＨＯＬＤＡ
ＣＫ信号が帰ってくると動作を開始する。
より、ＣＰＵにＨＯＬＤＲＥＱ信号を出し、ＨＯＬＤＡ
ＣＫ信号が帰ってくると動作を開始する。
フィールドを検査して適合するレコードを調べる場合、
制御回路１１は第１計数器３に格納されているフィール
ドの読取りアドレスをアドレスバスに出力し、データ読
取り信号（リード）を出力する。各フィールドを読み取
る間、データ読取り信号（リード）に同期して読取りア
ドレスは＋１される。各フィールドがアクセスされる前
に、第４レジスタ６からフィールドの長さを第３計数器
７に設定しておき、データ読取り信号（リード〉に同期
してこれを−１して零になると、キャリー信号が第１終
了信号として出力され、フィールド１個の読取り終了が
わかる。
制御回路１１は第１計数器３に格納されているフィール
ドの読取りアドレスをアドレスバスに出力し、データ読
取り信号（リード）を出力する。各フィールドを読み取
る間、データ読取り信号（リード）に同期して読取りア
ドレスは＋１される。各フィールドがアクセスされる前
に、第４レジスタ６からフィールドの長さを第３計数器
７に設定しておき、データ読取り信号（リード〉に同期
してこれを−１して零になると、キャリー信号が第１終
了信号として出力され、フィールド１個の読取り終了が
わかる。
第２レジスタ２にはレコード間の距離が設定されており
、第１加算器４は第１計数器３の出力にこれを加え第１
計数器３の設定データとして出力する。この設定データ
は第１終了信号に同期して、第１計数器３に設定される
。こうして、次のレコードの対象フィールドをアクセス
出来るようになる。
、第１加算器４は第１計数器３の出力にこれを加え第１
計数器３の設定データとして出力する。この設定データ
は第１終了信号に同期して、第１計数器３に設定される
。こうして、次のレコードの対象フィールドをアクセス
出来るようになる。
このように次々読み出されるフィールドは、データ列比
較手段８に登録されているデータ列と比較され、大、小
２等しいなどが出力される。ゲート回路１０はモードレ
ジスタ９の指定により、この出力を選択し、制御回路１
１に入力する。この入力により制御回路１１は、第２計
数器１の内容を書込みアドレスとして出力し、第４計数
器５の内容を書込み信号（ライト）により書込む。第２
計数器１の内容はこれに同期して、＋１される。
較手段８に登録されているデータ列と比較され、大、小
２等しいなどが出力される。ゲート回路１０はモードレ
ジスタ９の指定により、この出力を選択し、制御回路１
１に入力する。この入力により制御回路１１は、第２計
数器１の内容を書込みアドレスとして出力し、第４計数
器５の内容を書込み信号（ライト）により書込む。第２
計数器１の内容はこれに同期して、＋１される。
最初、第４計数器５には、対象になるレコード数が設定
されている。これは第３計数器７の出力する第１終了信
号により−１され、各レコードを識別することができる
。これが零になると、キャリー信号が第２終了信号とし
て第４計数器５から出力されて、動作が終了する。
されている。これは第３計数器７の出力する第１終了信
号により−１され、各レコードを識別することができる
。これが零になると、キャリー信号が第２終了信号とし
て第４計数器５から出力されて、動作が終了する。
第２図は第１図に用いられるデータ列比較手段８の一実
施例のブロック図である。これは、比較対象のデータ列
（Ａ、Ｂ、Ｃ）を格納するレジスタ２１と、このレジス
タ２１にアドレスを与える計数器７と、入力されるデー
タ単位とレジスタ２１の出力とを比較し「大、小、等し
い」を出力する比較器２２と、比較器２２の出力を保持
し次のデータ入力タイミングに比較器２２に入力するレ
ジスタ２３とから構成されている。
施例のブロック図である。これは、比較対象のデータ列
（Ａ、Ｂ、Ｃ）を格納するレジスタ２１と、このレジス
タ２１にアドレスを与える計数器７と、入力されるデー
タ単位とレジスタ２１の出力とを比較し「大、小、等し
い」を出力する比較器２２と、比較器２２の出力を保持
し次のデータ入力タイミングに比較器２２に入力するレ
ジスタ２３とから構成されている。
この計数器７はフィールド長を計数する第１図の第２計
数器７と同一であり、フィールドのデータ列（ａ、ｂ、
ｃ）に対応するデータ列（Ａ、Ｂ、Ｃ）をレジスタ２１
から読み出すことができる。
数器７と同一であり、フィールドのデータ列（ａ、ｂ、
ｃ）に対応するデータ列（Ａ、Ｂ、Ｃ）をレジスタ２１
から読み出すことができる。
なお、以上の説明における計数器は＋１ずつ更新するも
のであったが、−１するものでもレコード間の距離を負
数で与えることにより、同様の効果が得られ、以上の説
明は何等本発明の特許請求の範囲を制限するものではな
い。
のであったが、−１するものでもレコード間の距離を負
数で与えることにより、同様の効果が得られ、以上の説
明は何等本発明の特許請求の範囲を制限するものではな
い。
本発明によれば、レコード形式の構造化されたデータ列
に対して、特定フィールドを調べる検索処理の高速化が
容易に達成できるという効果がある。
に対して、特定フィールドを調べる検索処理の高速化が
容易に達成できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に用いられる比較手段の一実施例のブロック図である
。 １．３，５．７・・・計数器、２，６，２１．２３・・
・レジスタ、９・・・モードレジスタ、４・・・加算器
、８・・・データ列比較手段、１０・・・ゲート回路、
１１・・・制御回路、２２・・・比較器。
図に用いられる比較手段の一実施例のブロック図である
。 １．３，５．７・・・計数器、２，６，２１．２３・・
・レジスタ、９・・・モードレジスタ、４・・・加算器
、８・・・データ列比較手段、１０・・・ゲート回路、
１１・・・制御回路、２２・・・比較器。
Claims (1)
- 第１設定データが第１終了信号に同期して設定されデー
タ読取り信号に同期して単位数ずつ変化する第１計数器
と、第１レジスタと、前記第１計数器の出力値に前記第
１レジスタの値を加えて第１設定データを出力する第１
加算器と、データ書込み信号に同期して単位数ずつ変化
する第２計数器と、第２レジスタと、データ読取り信号
を計数し前記第２レジスタの設定値を計数し終えると前
記第１終了信号を発生し初期状態に戻る第３計数器と、
前記第１終了信号を計数し既定値を計数し終えると第２
終了信号を発生する第４計数器と、読み取られる一連の
データ列と登録されているデータ列とを比較するデータ
列比較手段と、このデータ列比較手段の出力を選択する
ゲート回路と、このゲート回路の動作を指定する第３レ
ジスタと、ＤＭＡ処理機能を有し前記第１計数器の内容
を読取りアドレスとしてデータ読取り信号を出力し前記
ゲート回路の出力信号発生時に前記第２計数器の内容を
書込みアドレスとしてデータ書込み信号を出力し前記第
４計数器の内容を書込む制御回路とで構成されることを
特徴とするダイレクトメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382687A JPH069038B2 (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382687A JPH069038B2 (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01114962A true JPH01114962A (ja) | 1989-05-08 |
| JPH069038B2 JPH069038B2 (ja) | 1994-02-02 |
Family
ID=17533090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27382687A Expired - Lifetime JPH069038B2 (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069038B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675501B2 (en) | 2003-12-17 | 2010-03-09 | Samsung Electronics Co., Ltd. | Liquid crystal display apparatus with light sensor |
-
1987
- 1987-10-28 JP JP27382687A patent/JPH069038B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675501B2 (en) | 2003-12-17 | 2010-03-09 | Samsung Electronics Co., Ltd. | Liquid crystal display apparatus with light sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069038B2 (ja) | 1994-02-02 |
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