JPH069040B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、中央演算処理装置と周辺装置及びシステムを
構成するその他の各種装置の間でデータを高速で並列伝
送するためにデータ処理システム中で使用されるタイプ
のデータ・バスを対象とする。本発明は、データの送受
信を同期させるのに用いる刻時システムに関し、データ
・バスの長さのためにデータがデータの復号に使用する
クロック・パルスとの同期がずれて受信装置に到達する
場合に生じる問題を回避するように設計されている。

半導体デバイスの改良により、データ処理システムはま
すます高速で動作するようになり、このため、システム
の装置相互間でそれに対応するより高い伝送速度が必要
となる。伝送速度の増加に応じて、データとクロックの
間の関係が、ますますクリティカルになる。並列伝送シ
ステムでは、データ信号線上の信号をクロック信号によ
って決まる正確な時間にサンプリングする。クロック信
号がデータ線上の信号よりも早いかまたは遅い場合に
は、誤った値が生じる。

したがって、データ線をきっかり正確な時間にサンプリ
ングできるように、クロック信号とデータ線上の信号の
関係を正確に維持することが絶対に必要である。

システム・クロック発振器から種々のシステム構成要素
までの経路の物理的長さは異なるので、クロック・パル
スの到着時間も異なってくる。この到着時間差は、スキ
ューまたは位相差などとも呼ばれるが、すべての信号線
の電気的長さを同じにすることによって補正されてい
た。これは、慎重にシステム内のクロック線の経路決定
に注意を払い、クロック信号を遅延線を通らせて短い線
を人工的に長くすることによって行なう。もう一つの方
式は、単に迂回路を辿ることにより、短い線を長くする
ものである。こうして、クロック・パルスが最小のスキ
ューまたは位相差ですべてのカードに到着するシステム
がもたらされる。

不運なことに、すべてのクロック線を同じ長さにすると
クロック・パルスのタイミングの問題は解決されるが、
データ線は、速度をかせぐため、必然的にできる限り短
い長さとなり、その結果、論理カード・レベルでスキュ
ーまたは位相差が生じる。システムが許容できる最大位
相差により、２本の異なる経路間の物理的長さの最大差
が制限される。４０ナノ秒のクロック速度を用いる代表
的なシステムは、最大位相差を超えずに、３メートルの
経路にわたって動作するように設計されている。

この制限はある種のシステムでは許容できるが、より大
きな経路長にわたって動作でき、全宛先への同時到着を
保証するために、クロック・パルス伝送線の精巧な処理
を必要としないクロック・システムが求められている。

Ｂ．従来技術及びその問題点 クロック信号と伝送される並列データ信号の間のエラー
の多くは、両者の伝送距離に差があるために生じるもの
である。データとクロック信号が進む距離を等しくする
ことにより、このエラー源を最小にすることが、通常の
やり方であった。あるいは、ある信号を適当な長さの遅
延線を通らせることにより、その信号に人工的遅延を導
入することもできる。

これらの解決法は、各伝送路ごとに独自のものであると
いう欠点を有し、コネクタや他のインピーダンス不連続
性によってもたらされる伝送路の変化を考慮する必要が
ある。各伝送路は個別に調整しなければならず、経路が
変化すると、それに対応して補償を修正する必要があ
る。

このような解決法は、伝送距離が比較的短い一定した環
境ではかなりうまく働くが、可変の長い距離が関係する
と厄介になる。

その上、伝送線距離の差を可変遅延線などの人工的手段
で補償する場合、湿度などの変数によって生じる伝送時
間の変化が許容範囲外の動作をもたらすことがある。

補償の問題は、多くの通信リンクが両方向性である、す
なわちデータがデータ・バス上を両方向に通過できるた
め、一層複雑になる。大抵の補償装置は一方向性なの
で、このような装置が各バスごに２個ずつ必要である。
こうした特徴のため、障害がアウトバウンド・リンクで
起こっているのか、それともインバウンド・リンクで起
こっているのか判定する必要があるので、不良バスの障
害追求が一層難しくなる。

米国特許第３９１９６９５号明細書は、それぞれそれ自
体の調節可能なクロックを備えた複数の装置を有するデ
ータ処理システムを開示している。上記特許に記載され
ているシステムは、それぞれクロック信号及び適当な遅
延を発生させる回路を含む多数の半導体チップを有する
システムでの使用に特に適している。クロック機能専用
の回路が５％余分に必要になる。この手法は、各機能装
置に関連する遅延が回路板設計によって固定されている
場合には許容できるが、装置間の可変の距離に対処しな
ければならない場合は扱いにくくなる。

米国特許第４２８５０６３号明細書は、クロック・パル
スを必要とする各機能ユニットがユニットの物理的位置
に関連する可変遅延に対処できる調節可能な遅延デバイ
スを有するという、データ処理システムを開示してい
る。各機能ユニットは、正確な遅延をもたらすように手
動で調節できる可変長遅延線と関連付けられる。この手
法は、システムを組み立てたあと、遅延線の長っらしい
手動調節を必要とするばかりでなく、システムに対する
変更があった場合、本特許で開示するような回路負荷の
変化のために調節過程を繰り返すことが必要となること
がある。

米国特許第４４２６７１３号明細書は、調節可能な人工
的な遅延をシステムの発信端に導入することによって信
号路の遅延時間差に対処する、データ処理システムを開
示している。パイロット信号を使って、各伝送路ごとに
最適遅延を決定する。この手法は追加回路が必要であ
り、一方向の伝送にしか適さない。

米国特許第４４９０８２１号明細書は、データ処理シス
テムのユニット相互間の距離が異なることによるタイミ
ング・エラーを除去するためのシステムを対象とする。
時間領域反射光測定を利用して、キャビネット内のクロ
ック・バッファ及び各論理カードからの経路に関連する
実際の遅延を物理的に測定する。この測定値を用いて、
必要な補償が得られるように可変遅延デバイスを調節す
る。この手法は、クロックを使用する論理カードごとに
別の遅延デバイスが必要で、製作後にシステムの長った
らしい調節が必要であり、修正なしで両方向線に使用す
ることはできない。

米国特許第４６３７０１８号明細書は、様々なユニット
に分配されるクロック・パルスに関連したスキューが各
クロック出力信号ごとに遅延を調節できる可変遅延デバ
イスの使用によって補償される、データ処理システムを
記載している。この手法も、たとえば伝播路がプリント
回路板上など一定したままである場合に実現可能であ
る。ユニット相互間の物理的距離が同一カード上の回路
の分離間隔よりも大きいシステムで、予測不能な可変長
の遅延が発生する場合には、この方式はとても厄介にな
る。

もちろん、従来技術の長いバスによる実施例で、バスの
両端で独立したクロック信号を発生できることが認めら
れている。この手法は、精巧な緩衝または再同期回路あ
るいはその両方をバスの両端に設けることが必要であ
り、必然的にデータの伝送が遅延する。本発明のバス
は、データが遅延することを必要とせず、バスのどちら
の末端にも精巧な回路を必要としない。

Ｃ．問題点を解決しようとする手段 本発明の主目的は、双方向並列データ・バス用の改良さ
れた刻時システムを提供することにある。

本発明のもう一つの目的は、バスの長さに影響されない
並列データ・バス刻時システムを提供することにある。

本発明のもう一つの目的は、調節する必要なしに各種の
伝送線に対応できる並列データ・バス刻時システムを提
供することにある。

本発明のもう一つの目的は、バスを介したデータの２方
向伝送に対処できる並列データ・バス刻時システムを提
供することにある。

上記及びその他の目的、特徴、利点は、クロック信号を
バス上でデータ信号と並列に伝送させる刻時システムを
有するデータ・バスによって実現される。データ信号を
サンプリングするため、クロック信号がバスの遠隔端で
利用される。データをバスの発信端に送り戻すとき、遠
隔端で受け取ったクロック信号は「送受反転」され、送
信されるデータと同時にバスの発信端に送信される。そ
の際バスの受信端に存在するクロック信号が、常に、デ
ータ信号のサンプリングに使用される。

バスの送信端にあるクロック信号がデータをデータ・バ
ス線上にクロックするのに使われ、データ信号を増幅し
整形する回路自体によって処理されるので、クロック信
号は、データ信号と同じ送信遅延及び位相シフトを受
け、したがって、調節や可変長の遅延デバイスの導入の
必要なしに、長い距離にわたって高速データ信号と同期
したままとなる。

Ｄ．実施例 本発明は様々な刻時システムに適用でき、特定の配置に
限定されるものではないが、説明しやすくするため特定
の配置を参照する。第１図で、信号１の発振器パルス
が、システム中の各論理カードで精密に位置合せして受
け取られる。各カードは論理カード上の同じ回路を使っ
て、そのカードで使用するクロック信号を発生させる。
この説明では、発振器のサイクル時間を４０ナノ秒と
し、図のようにパルスは対称形で、アップが２０ナノ
秒、ダウンが２０ナノ秒と仮定する。

回路（図示せず）が、発振器信号１の立上りを１０ナノ
秒間遅延させ、信号の２０ナノ秒のダウン部分を加え
て、３０ナノ秒間アップ、１０ナノ秒間ダウンの、クロ
ックＸと呼ばれる、信号２で示したパルスを生成する。
クロックＹと呼ばれる信号３は、インバータ回路（図示
せず）で生成される。

システムのデータ・レジスタは、２個のラッチ・システ
ムを組み込んでいる。第１のラッチ（Ｌ１）は、クロッ
クＸすなわち信号２がアップである限り、ラッチに接続
されたバス導線の状態に追従する。クロックＸがダウン
で、クロックＹすなわち信号３がアップのとき、Ｌ１
は、クロックＸがアップであった最後のときに存在した
状態に「凍結」される。したがって、ラッチＬ１に記憶
されたデータは、クロックＹがアップの間に、各レジス
タ位置の第２のラッチ（Ｌ２）に転送される。これらの
回路は通常の安全手段を用いて、クロックＸパルスとク
ロックＹパルスのオーバーラップを防止するように設計
されていることを了解されたい。

データ・バスを介して送るべきデータが、Ｌ２ラッチか
ら送られる。データ・バスから取り出したデータは、Ｌ
１ラッチが受け取り、そのラッチでのクロックＸ信号に
よってデータ・バスからラッチへゲートされる。このこ
とから、バス上に置かれたデータが送信側Ｌ２ラッチか
ら受信側Ｌ１ラッチへデータ・バスを介して進むのに少
なくとも３０ナノ秒かかることが明らかである。

バスを介して送られるデータは発振器信号１を伴い、受
信側論理カードの回路が信号１を使って、クロックＸ信
号とクロックＹ信号がバス上のデータに対するスキュー
なしに位相が同期するように局所的にクロックＸ信号及
びクロックＹ信号を発生させる。発振器信号は、送信側
論理カードによって発生され、データと同時にデータ・
バス上に置かれる。

バスを構成する伝送線によって導入される遅延は、発振
器信号でもデータ信号でも同じであることを了解された
い。すなわち、両方の信号とも、線の伝送特性によって
決まるある期間後にバスの受信端に到着するが、両方と
も同じ経路を通るので、互いに同期したままである。す
なわち、線の対向する両端で別々のクロック発振器を使
用するシステムとは違って、発振器間の許容差による位
相関係の劣化はない。発振器信号１を線の遠（受信側）
端で使って、近（送信側）端で使用したのと同じ方式で
クロックＸ信号及びクロックＹ信号が発生される。

データをバスの近端から遠端に送る場合、クロックＸ信
号の立上りまたは立下りで送る（クロックする）。デー
タは、クロックＸ信号を生成した発振器信号と同じケー
ブル中を進むので、クロックＸのエッジに対して送った
ときと同じ関係で、遠端に到着する。したがって、ケー
ブルの長さ及び伝送特性は問題にならない。データは、
遠端のレジスタにクロックされ、距離ゼロで受け取った
場合と同じように処理される。

データを遠端から近端に送る場合、遠端で受け取った発
振器信号が、遠端から発信されるデータと共に、「フィ
ード・スルー」され、すなわち「循環され」て近端に送
り戻される。

もちろん、近端で受け取るデータは、近端で発生された
元の発振器信号とは位相はずれの発振器信号を伴ってい
る。このため、遠端から受け取ったデータに伴う発振器
信号を使って、データが近端の受信側レジスタにクロッ
クされる。データは、近端での他のデータに処理と同期
して近端で発生された発振器信号により、近端の受信側
レジスタからクロックされる。

２重クロックされたデータ・バスのシステム編制を第２
図の配線図に示す。中央演算処理装置２０は１枚のカー
ドまたは１個のカード・ケージ中の複数枚のカードの形
を取ることができる。中央演算処理装置２０は、通常、
処理装置、メモリ、クロック回路、及び保守回路を有す
る部分２１を含む。好ましい実施例では、中央演算処理
装置２０は、データ・バスに関連するデータ転送論理ブ
ロックを含む統合入出力制御カード（ＩＯＩＣ）２２を
も有する。外部バス・ドライバ・カード（ＥＢＤ）２３
が、制御カード２２と付加的外部バスの間をインターフ
ェースするために設けられる。さらに、中央演算処理装
置は、チャンネル（ＣＨ）と入出力接続カード（ＩＯＰ
／ＩＯＡ）を備えた論理カード２４ａないし２４ｅを含
むことがある。

コネクタ・テールゲート２６は、データ処理システムの
他のユニットに通じるデータ・バス・ケーブル２７ない
し３１の接続に対処できる。データ・バス・ケーブル２
７は、遠隔入出力ケージ４０に通じ、その中のバス延長
カード４１に接続している。遠隔入出力ケージ４０は、
システムを各種の遠隔配置入出力デバイスにインターフ
ェースする働きをする、複数の入出力接続論理カード４
２ａないし４２ｋをも有する。

同様にして、データ・バス・ケーブル２８は、コネクタ
・テールゲート２６に差し込まれ、その中に配置されて
いるバス延長カード５１を介して、中央演算処理装置２
０を遠隔入出力ケージ５０に接続する。遠隔入出力ケー
ジ５０は、複数の入出力接続論理カード５２ａないし５
２ｋをも含んでいる。

データ・バス・ケーブル２９は、コネクタ・テールゲー
ト２６からバス延長カード６１へと延び、第３の遠隔入
出力ケージ６０と中央演算処理装置２０の間を接続す
る。遠隔入出力ケージ６０は、様々の形の遠隔配置入出
力デバイスの接続に対処する入出力接続論理カード６２
ａないし６２ｋを含んでいる。

データ処理システムは、コネクタ・テールゲート２６か
らバス延長カード７１へと延びるデータ・バス・ケーブ
ル３０によって接続される別の遠隔入出力ケージ７０を
含むことがある。遠隔入出力ケージは、入出力デバイス
を接続するための入出力接続論理カード７２ａないし７
２ｋを含んでいる。

別のデータ・バス・ケーブル３１が、コネクタ・テール
ゲート２６から、チャンネルや入出力装置にサービスす
るために遠隔入出力ケージ８０中に配置されたバス延長
カード８１へと通じている。入出力装置をシステムに接
続し、システム・チャンネルを実施するために、複数の
論理カード８２ａないし８２ｋが遠隔入出力ケージ８０
に含まれている。

第２図で、ＩＯＩＣは統合入出力制御論理カードを指
し、ＥＢＤは外部バス・ドライバ論理カードを指し、Ｒ
ＣＤは遠隔チャンネル・ドライバ論理カードを指し、Ｂ
ＸＣはバス延長論理カードを指し、ＣＨはチャンネル・
カードを指し、ＩＯＰ／ＩＯＡは入出力接続カードを指
す。バス延長カード及び遠隔チャンネル・ドライバ・カ
ードを除いて、これらの各論理カードは、名称で暗示さ
れる機能を実行し、通常の形である。説明を簡略にする
ため、第３図は、２本の一方向バスを含む本発明の実施
例を示す。実際の実施例では、通常、１本の双方向バス
を含む実施例を使用する方が望ましい。

データの中央演算処理装置から遠隔装置へのデータの伝
送、及び遠隔装置から中央演算処理装置へのデータの伝
送に関係する一連の事象及び様々な論理要素について、
第３図に関して説明する。

中央演算処理装置２０内の論理ブロックの一部分を左側
に示す。これは、中央演算処理装置に関連するデータ転
送論理ブロックを含み、第２図に示した統合入出力制御
論理カード２２及びＥＢＤカード２３上にある。遠隔入
出力論理機構カード・ケージ４０内の論理ブロックの一
部分を右側に示す。これは、遠隔装置に関連するデータ
転送論理ブロックを含み、第２図に示したバス延長論理
カード４１及びＲＣＤカード上にある。

中央演算処理装置中にあるシステム発振器は、クロック
・ドライバ／制御論理ブロック１０２に通じる線１００
上に発振器信号を供給する。クロック・ドライバ／制御
論理ブロック１０２からの出力線１０３は、遠隔装置に
関連するデータ転送論理ブロックに通じる多重導線デー
タ・バス・ケーブル１０６の導線１０４に接続してい
る。線１０５上のクロック・ドライバ／制御論理ブロッ
ク１０２からの他の出力は、データ転送論理ブロックに
関連する必須論理回路をドライブするシステム・クロッ
ク１０６に通じている。クロック・ドライバ／制御論理
ブロック１０２及び同じタイプの他の論理ブロック２１
０、２１１、１１２の機能は、基本クロック信号を受け
取り、その供給する特定論理グループのタイミング関係
が制御されるように、伝送線長と遅延線を介して、信号
を再ドライブし、均衡させることである。

中央演算処理装置からのデータが、並列データ線１２１
を介して入力レジスタ１２０にクロックされ、転送制御
機構１２２に、システム制御信号である線１２３上のｖ
１信号によって、データが転送されたことが通知され
る。次いで、入力レジスタ１２０中のデータがシステム
・クロック１０６から線１３１上に供給される出力信号
ＣＬＫ１によって、出力レジスタ１３０に転送され、そ
れにより、データ・バス１０６のデータ線１３２が付勢
される。

このため、データ・バス１０６上に印加されたデータ信
号は、データ・バス１０６の線１０４上のクロック信号
ＣＬＫ２に対して一定の関係をもつ、線１３１上のクロ
ック信号ＣＬＫ１によって、クロックされる。並列デー
タ線１３２の長さはクロック信号線１０４の長さと同じ
なので、両方の信号とも、バスに印加されたときと同じ
関係で遠隔装置に到達する。このことは、あらゆる長さ
のデータ・バス・ケーブルにあてはまる。

遠隔入出力論理機構カード・ケージ４０では、クロック
・ドライバ／制御機構２１０から線２２０上に供給され
た出力信号ＣＬＫ３が、システム・クロック２２５を供
給し、それが線２２６上に出力信号ＣＬＫ５を発生させ
る。ＣＬＫ５信号の立上りは、線１３２上のデータが有
効な間、線１３２上のデータを入力レジスタ２３０にゲ
ートする働きをする。換言すれば、遠隔装置４０中の論
理ブロックは、データをデータ・バス上にゲートするの
に使用したのと同じクロックに依存し、それから導かれ
る別のクロックを発生させる働きをする。

外部装置はまた、データ・バス線１３２上に有効なデー
タが存在することを示す、転送制御論理機構１２２によ
って発生された信号ＣＮＴＬ ａ１を一般に必要とす
る。線２４０上のＣＮＴＬ ａ１信号は、入出力転送制
御論理機構２４２の入力２４１に供給され、遠隔入出力
論理機構カード・ケージ４０中の他の論理機構（図示せ
ず）が使用する出力信号を線２４３上に発生させる。

双方向通信が必要なので、遠隔装置４０から中央演算処
理装置２０への戻り経路が存在している。この経路は、
送出経路と同じように動作し、発振器によって制御され
る線２２０上のＣＬＫ３信号及びそれから導かれるＣＬ
Ｋ２信号から導かれるクロック信号を使用する。

遠隔装置４０から中央演算処理装置２０へ転送されるデ
ータが、線２５０上に置かれ、データ・バス１０６の並
列データ線２５２に接続された出力を有する出力レジス
タ２５１にロードされる。遠隔装置４０中の他のレジス
タ（図示せず）からのデータの転送は、線２２６上のＣ
ＬＫ５信号の制御下で行なわれる。上記のように、ＣＬ
Ｋ５信号は、システム・クロック２２５ならびにクロッ
ク・ドライバ／制御機構２１１に供給されるＣＬＫ３信
号から導かれる。クロック・ドライバ／制御機構２１１
は、データ・バス１０６のクロック信号線２６０を介し
て、中央演算処理装置２０中のクロック・ドライバ／制
御機構１１２にＣＬＫ４信号を伝送する。クロック・ド
ライバ／制御機構１１２は、再伝送クロック１４１の入
力に通じる出力線１４０上にＣＬＫ６信号を発生させ、
クロック１４１は入力レジスタ１５０に通じる線１４２
上にＣＬＫ７信号を発生させる。

線１４２上のＣＬＫ７信号の立上りで、データ・バス１
０６の線２５２上のデータが入力レジスタ１５０にゲー
トされる。遠隔装置４０中の入出力転送制御機構２４２
が、バッファ／転送制御機構１６０に通じるデータ・バ
ス１０６の線２６０上に、ＣＮＴＬ ａ２信号を発生さ
せる。ＣＮＴＬ ａ２信号は、データ・バス１０６の線
２５２上のデータが有効であることを示し、バッファ／
転送制御機構１６０により、データを入力バッファ１５
０から入力バッファ１７０へ転送開始するのに使用され
る。遠隔装置からのデータは、この経路を経て、入力バ
ッファ１７０がその中のデータのシステム（中央演算処
理装置）への転送を保証するのに充分なほど一杯になる
まで、次々に転送される。

システムへのデータの転送は、ＣＬ１信号の制御下で行
なわれる。それが必要なのは、ＣＬＫ４、ＣＬＫ６，Ｃ
ＬＫ７信号がＣＬＫ１信号後の不定時に発生するためで
ある。バッファ／転送機構１６０から転送機構１２２へ
の線１８０上のＢＵＦＦＥＲ ＲＥＡＤＹ（バッファ準
備完了）信号は、再同期化を実行し、入力バッファ１７
０中のデータを出力レジスタ１８１に転送させて、出力
線１８２を中央演算処理装置にとって利用可能にする。
次いで、中央演算処理装置は、有効データが線１８２上
にあることを、転送制御機構１２２から通じる出力線１
８３上のＳＹＳ ＣＮＴＬ（システム制御）ｖ２信号に
よって通知される。

第４ａ図及び第４ｂ図は、上記の様々な信号間の時間関
係を示す。第４ａ図の線図は、中央演算処理装置２０か
ら遠隔装置４０へのデータの転送を示す。この図で、Ｘ
１で示した点は出力レジスタ１３０の出力側に位置し、
点Ｘ２は中央演算処理装置２０と遠隔装置４０の中間に
位置し、点Ｘ３は入力レジスタ２３０の入力側に位置し
ている。

第３図に示すような出力レジスタ１３０の出力側に位置
する点Ｘ１で、以前に出力レジスタ１３０中にクロック
されたデータが、ＤＡＴＡ１信号４００ａで示されるよ
うに、出力線１３２上に置かれる。図のように、信号４
００ａの最初の立上り４０１ａは、レジスタ、ドライ
バ、その他の内部遅延により、ＣＬＫ１信号４０３の最
初の立上り４０２より少し遅延されている。この図で、
ＣＬＫ１信号４０３の最初の立上り４０２で１ビット４
０４ａが出力レジスタ１３０にロードされ、ＣＬＫ１信
号４０３の次の立上り４０５で０ビット４０６ａが出力
レジスタ１３０にロードされる。このタイミング図は単
一データ・ビット位置を例示したものであり、実際のデ
ータ・バスはバスの幅に応じてこのような位置を複数個
持つことを了解されたい。

第３図に示すようなデータ・バス１０６に沿った中間位
置である点Ｘ２では、ＤＡＴＡ１信号４００ｂの最初の
立上り４０１ｂが、ケーブルによって導入された伝送遅
延により、時間４２０だけ遅延されている。立上り４０
１ｂは、ＤＡＴＡ１信号の立上り４０１ａに対応する。
ＣＬＯＣＫ１信号４０３から導かれたＣＬＯＣＫ２信号
４２０は、ＣＬＯＣＫ１信号４０３からは時間がずれて
いるが、データ信号に対しては一定のままである。

データ・バス１０６の遠端で、入力レジスタ２３０への
入力端である点Ｘ３では、データ・バス上のＤＡＴＡ１
信号４００ｃは、時間４３０だけ遅延されており、ＣＬ
Ｋ５信号４４０によって入力レジスタ２３０にクロック
される。ＣＬＫ５信号は、立上り４４１を、データがハ
イ区間４０４ｃで表わされる線上で有効である時間内に
維持するように制御される。これは、ケーブル、半導体
モジュール、論理カード、装着板、ならびに論理機構、
ドライバ、受信器の許容差によって導入されるすべての
遅延を考慮に入れたものである。

遠隔装置４０から中央演算処理装置へのデータの転送
も、ほとんど同じように行なわれる。第４ｂ図に遠隔装
置から中央処理装置へのデータ転送を示す。第３図に示
すような出力レジスタ２５１の出力側に位置するデータ
・バス１０６の遠端である点Ｙ１では、以前に出力レジ
スタ２５１中にクロックされたデータが、ＤＡＴＡ２信
号５００ａで示されるように、出力線２５２上に置かれ
る。図のように、信号５００ａの最初の立上り５０１ａ
は、レジスタ、ドライバ、その他の内部遅延により、Ｃ
ＬＫ５信号５０３の最初の立上り５０２から少し遅延さ
れている。この図で、ＣＬＫ５信号５０３の最初の立上
り５０２で１ビット５０４ａが出力レジスタ２５１にロ
ードされ、ＣＬＫ５信号５０３の次の立上り５０５で０
ビット５０６ａが出力レジスタ２５１にロードされる。
第４ｂ図のタイミング図は単一データ・ビット位置を例
示したものであり、実際のデータ・バスはバスの幅に応
じてこのような位置を複数個持つ点で第４ａ図のそれと
類似していることを了解されたい。

第３図に示すようなデータ・バス１０６に沿った中間点
である点Ｙ２では、データ信号５００ｂの最初の立上り
５０１ｂが、ケーブルによって導入された伝送遅延によ
り、時間５２０だけ遅延されている。立上り５０１ｂ
は、ＤＡＴＡ２信号の立上り５０１ａに対応する。ＣＬ
ＯＣＫ５信号５０３から導かれたＣＬＯＣＫ４信号５２
０は、ＣＬＯＣＫ５信号５０３からは時間がずれている
が、データ信号に対しては一定のままである。

データ・バス１０６の近端で、入力レジスタ１５０への
入力端である点Ｙ３では、データ・バス上の信号５００
ｃは、時間５３０だけ遅延されており、ＣＬＫ７信号５
４０によって入力レジスタ１５０にクロックされる。Ｃ
ＬＫ７信号は、立上り５４１を、データがハイ区間５０
４ｃで表わされる線上で有効である時間内に維持するよ
うに制御される。これは、ケーブル、半導体モジュー
ル、論理カード、装着板、ならびに論理機構、ドライ
バ、受信器の許容差によって導入されるすべての遅延を
考慮に入れたものである。

このようにして、データ・バスを介してデータをどちら
の方向にも転送することができ、受信端での刻時はバス
の送信端でバス上に置かれたクロック信号を用いて行な
われる。

Ｅ．発明の効果 以上のように、本発明は、クロック信号をデータ信号と
並列に伝送し、これを双方向伝送に対応できるように構
成したので、バスの長さに影響されない並列データ・バ
ス刻時システムを実現することを可能とした。

【図面の簡単な説明】

第１図は、クロック発振器のクロックＸ信号及びクロッ
クＹ信号に対する関係を示すタイミング図である。 第２図は、中央演算処理装置とデータ処理システムのそ
の他の各種装置の間に延びるデータ・バス・ケーブルの
概略図である。 第３図は、データ・バスに接続された各種装置中の論理
回路の概略図である。 第４ａ図、及び第４ｂ図は、データ・バス上のデータ信
号とクロック信号の関係を示すタイミング図である。 ２０……中央演算処理装置、２２……統合入出力制御カ
ード（ＩＯＩＣ）、２３……外部バス・ドライバ・カー
ド（ＥＢＤ）、２４……論理カード、２６……コネクタ
・テールゲート、４０、５０、６０、７０、８０……遠
隔入出力ケージ、４２、５２、６２、７２、８２……入
出力接続論理カード、５１、６１、７１、８１……バス
延長カード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・カール・スネダカー アメリカ合衆国ニユーヨーク州ヴエスタ ル、ボツクス26、スチユワート・ロード （番地なし) (72)発明者 サンドラ・スー・ウツドワード アメリカ合衆国ニユーヨーク州エンドウエ ル、バーナード・ソールヴアード2013番地

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ処理装置中のユニット間のデータ伝
   送用並列データ・バスのためのクロック装置であって、 上記ユニットの第１ユニットに位置したクロック・パル
   ス信号源と、 上記第１ユニットと他のユニットとを接続する並列デー
   タ・バスと、 上記第１ユニットに位置し、上記クロック・パルス信号
   源と上記データ・バスを接続して、データ及び上記クロ
   ック・パルスを上記他のユニットに伝送するための第１
   データ伝送論理機構と、 上記他のユニットに位置し、上記伝送データ及びクロッ
   ク・パルスの受領、ならびにデータ及び受領クロック・
   パルスの伝送を行なう第２データ伝送論理機構を有し、
   上記第１ユニット及び他のユニットにおけるデータの伝
   送制御及び複合制御が上記クロック・パルス信号源を用
   いて行なわれることを特徴とするデータ処理装置。