JPH0690449A - 衛星放送受信機のスクランブル判定回路及びオーディオデータ復号装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 衛星放送受信機で受信されるオーディオデー
タの復号時に、スクランブルの有無を判定してオーディ
オデータをミュートさせる。 【構成】 多数のＰＣＭオーディオデータのチャネルを
有するフレームデータを受信し、各チャネルデータに含
まれる有料フラグの論理状態を順次検出３１３し、一緒
にゲーティング３１５して１フレーム周期で各チャネル
の有料フラグデータを発生する回路３１０と、フレーム
周期のクロックを受信し計数ＢＣ１して所定のフレーム
周期の多重フレーム信号を発生する回路３３０と、有料
フラグデータと多重フレーム信号を受信し、多重フレー
ム信号の周期間に有料フラグデータを累積３５１して、
所定の数以上のときにスクランブルと判定３５２してオ
ーディオミュート信号を発生する多数決判定回路３５０
とから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、衛星放送受信機のＰＣ
Ｍオーディオデータの復号装置に関するもので、特に受
信されるＰＣＭオーディオデータの復号時のスクランブ
ルの有無を判定して、判定結果によってオーディオ信号
をミュートさせることができる回路に関するものであ
る。

【０００２】

【従来の技術】一般にスクランブル(scramble)とは、秘
密通信装置において相対国と同期を合わせながら周波数
の位置を選択することを意味する。民生用の衛星放送の
スクランブル通信方式は送信側が受信側を制限して通信
する方式である。すなわち、衛星放送受信機の加入者は
このスクランブルされた信号を受信するために加入費を
払わなければならないし、この場合に受信側は送信側か
らスクランブルされ送出される信号をデスクランブル(d
escramble)して元の信号に再生できるようになる。この
とき、送信側では送出信号がスクランブルされたことを
知らせるための有料フラグ信号をＰＣＭオーディオデー
タのフレーム内に挿入して伝送する。

【０００３】このように、スクランブルされ伝送される
信号を一般加入者の衛星放送受信機で受信する場合、再
生する映像信号は不明な形態で現われ、またオーディオ
信号も雑音形態で現われるようになる。すなわち、衛星
放送受信機に受信される一般のオーディオデータはＰＣ
Ｍデータとして良好な音質に再生されるが、スクランブ
ルされたオーディオデータは雑音形態が生じるので、相
当に耳障りな音に再生される。従って、一般の衛星放送
受信機でスクランブルされたＰＣＭオーディオデータを
受信する場合には、スクランブルの持続的な検出の有無
を分析して、スクランブルと判定されると、オーディオ
信号をミュートさせた方がよい。

【０００４】

【発明が解決しようとする課題】したがって、本発明の
目的は、衛星放送受信機において受信されるオーディオ
データを復号する場合に、受信されるオーディオデータ
のフレーム内のフラグデータを分析してスクランブルの
有無を判定し、スクランブルされたオーディオデータを
ミュートさせることができる回路を提供することにあ
る。

【０００５】本発明の他の目的は、衛星放送受信機にお
いて受信されるオーディオデータを分析して、フレーム
周期で各チャネルの有料フラグビットを検出し、所定の
フレーム周期間に検出された有料フラグビットを複数決
判定して、スクランブルの有無を決定できる回路を提供
することにある。

【０００６】

【課題を解決するための手段】複数のＰＣＭオーディオ
データのチャネルを有するフレームデータを受信して復
号し、復号時にスクランブルの有無を判断してオーディ
オ信号をミュートする衛星放送の受信機において、フレ
ームデータを受信し、該フレームデータから各チャネル
データに含まれる有料フラグの論理状態を順次検出し、
該当チャネル周期で検出された有料フラグを一緒にゲー
ティングして、１フレーム周期で各チャネルの有料フラ
グデータを発生する手段と、フレーム周期のクロックを
受信し、受信されたクロックを計数して所定のフレーム
周期の多重フレーム信号を発生する手段と、前記有料フ
ラグデータと多重フレーム信号とを受信し、該多重フレ
ーム信号の周期間に有料フラグデータを累積して、所定
の数以上のときにスクランブルと判定してオーディオミ
ュート信号を発生する多数決判定手段とを備えることを
特徴とする。

【０００７】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【０００８】図１Ａ及び図１Ｂは送信側からインターリ
ーブ(interleave)伝送され、受信されるＰＣＭオーディ
オ信号の１フレームデータであり、１フレームはすべて
２０４８ビットで構成される。

【０００９】図１ＡはＡモードのＰＣＭオーディオデー
タのフレーム構造図であり、１列が６４ビットである３
２列のオーディオデータ（２０４８ビット）からなる。

【００１０】このときの各列の６４ビットの構成を説明
すると、各列の６４ビットは、同期ビット又は制御ビッ
ト（１ビット）、レンジビット（１ビット）、チャネル
１のオーディオデータ（１０ビット）、チャネル２のオ
ーディオデータ（１０ビット）、チャネル３のオーディ
オデータ（１０ビット）、チャネル４のオーディオデー
タ（１０ビット）、独立データ（１５ビット）、及び誤
り訂正用のパリティビット（７ビット）からなる。

【００１１】ここで、同期ビットは１６ビットで構成さ
れて、受信側のビットクロックを再生できるようにす
る。また、制御ビット(Control bit) は１６ビットで構
成され、Ａ／Ｂモード，テレビジョン音声，独立音声，
音声データの圧縮の有無を示す情報である。この場合、
受信側では該制御ビットを検査して、受信オーディオの
状態を制御する。レンジビットは各チャネル当り８ビッ
トあってすべてが３２ビット（８ビット×４ＣＨ）で構
成され、各チャネルのレンジビットのうち最初の３ビッ
トはレンジ番号に対応する情報ビット、次の４ビットは
誤り訂正用の検査ビット、ＭＳＢ１ビットはスクランブ
ルの有無を示す有料フラグビットである。各チャネルの
オーディオデータは３２０ビット（１０ビット×３２
列）で構成され、このときチャネル１とチャネル２のデ
ータはテレビジョンのステレオ音声データとなり、チャ
ネル３とチャネル４のデータは独立オーディオデータと
なる。また、独立データはすべてが４８０ビット（１５
ビット×３２列）で、パリティビットはすべてが２２４
ビット（７ビット×３２列）で構成される。

【００１２】前記図１ＡのようなＡモードのフレームデ
ータは、伝送時に音声などのようなオーディオデータを
圧縮して使用する。しかし、音楽などのように高音質の
オーディオデータを伝送する場合には、データの圧縮を
せずにＰＣＭオーディオデータをそのまま伝送した方が
よい。

【００１３】こうした場合には、図１Ｂに示すようなＢ
モードのフレームデータを伝送する。該Ｂモードの１フ
レームデータの構造も１列が６４ビットである３２列
（２０４８ビット）のデータからなる。

【００１４】該６４ビットのデータからなる１列のデー
タは、同期ビット又は制御ビット（１ビット）、レンジ
ビット（１ビット）、チャネルのオーディオデータ（４
８ビット）、独立データ（７ビット）、及び誤り訂正用
のパリティビット（７ビット）からなる。また、Ｂモー
ドのフレームデータは、図１Ｂに示すように、チャネル
のオーディオデータが１６ビットからなり、チャネルの
位置が変更されて交代に受信される。このとき、各チャ
ネルのオーディオデータは音声圧縮がされない元のＰＣ
Ｍオーディオデータである。また、２つのチャネルに対
するオーディオデータが受信されるので、レンジビット
はすべて１６ビット（２ＣＨ×８ビット）からなる。

【００１５】図２は衛星放送受信機のＰＣＭ復号装置の
一構成例を示す構成図である。

【００１６】同期部２０１はＰＣＭオーディオデータを
受信し、受信されたフレームデータから同期信号を検出
して出力する。タイミング制御部２０２は、同期部２０
１に接続され、該同期部２０１から出力される同期信号
を受信して、各部での動作タイミングを制御するための
タイミング制御信号を出力する。デスクランブラ２０３
は、ＰＣＭオーディオデータを受信し、受信されるフレ
ームデータを安定させるために信号をランダム化する。

【００１７】デインターリーブ部２０４は、デスクラン
ブラ２０３に接続され、インターリーブされたフレーム
データを３２ビットでデインターリーブして誤りを分散
させる。ＢＣＨ部２０５は、デインターリーブ部２０４
に接続され、デインターリーブされたフレームデータを
６４ビット単位で誤り点検(Single error correcfing,d
ouble error defecting)する。レンジビット検出部２０
６は、ＢＣＨ部２０５に連結され、受信されるフレーム
データから各チャネルのレンジビットを検出し、検出さ
れたレンジビットを分析して受信されるオーディオデー
タの圧縮状態を判断する。データ伸張部２０７は、レン
ジビット検出部２０６に接続され、検出されたレンジビ
ットにより圧縮されたオーディオデータを元のデータビ
ットに伸張する。

【００１８】スクランブルチェック回路２０８は、ＢＣ
Ｈ部２０５に接続され、誤り訂正されたフレームデータ
を受信した後に、１フレーム周期で各チャネルのレンジ
ビットのうちＭＳＢの有料フラグビットを検出し、所定
の周期の多重フレーム周期間で各チャネルの有料フラグ
ビットの論理状態を複数決判定して、スクランブルの有
無を決定するミュート制御信号を出力する。制御部２０
９は、スクランブルチェック回路２０８に接続され、ミ
ュート制御信号の論理状態により、スクランブルされた
フレームデータの場合には受信されるオーディオデータ
をミュートさせる。

【００１９】まず、図２のタイミング制御部２０２で生
成するクロックＡ１〜Ａ１０及びＣＫ６〜ＣＫ１０の周
波数は、下記の＜表１＞のようである。

【００２０】

【表１】 ＜表１＞に示すように、２，０４８Ｍｂｐｓで伝送され
る１フレームデータのビット数は２，０４８であり、１
フレーム周期は１ｍｓであることが分かる。図５Ａは、
受信されるビットデータとクロックＣＫ１５との間の相
関を示し、同図に示したように、１ビットデータの周波
数は２，０４８ＭＨｚとなり、ビットクロックのＣＫ１
５は１ビット周期の後半部でアクティブ“ハイ”となる
クロックとして、タイミング制御部２０２で発生され
る。尚、以下の説明で“Ｘ／”は信号“Ｘ”を反転した
信号を示す。

【００２１】図３は本実施例のスクランブルチェック回
路２０８の構成を示す図である。

【００２２】図３の構成において、フレーム有料フラグ
検出部３１０は、送信側から伝送される図１Ａ又は図１
Ｂのようなフレームデータを受信し、受信されるフレー
ムデータから各チャネルの有料フラグビットを検出し、
各チャネル周期をデコーディングして該当チャネル周期
で第１ビットクロックＢＣＫ１〜第４ビットクロックＢ
ＣＫ４を順次発生して、第１ビットクロックＢＣＫ１〜
第４ビットクロックＢＣＫ４により検出される有料フラ
グビットを順次ラッチする。その後、ラッチ状態の有料
フラグを所定の周期でゲーティングして、１フレーム周
期で各チャネルの有料フラグビットＬＦＤ１〜ＬＦＤ４
を出力する。

【００２３】多重フレーム信号発生部３３０は、フレー
ム周期クロックを受信し、受信されたクロックを計数し
て所定のフレーム周期で多重フレーム信号ＭＦＣＫを発
生する。

【００２４】スクランブル判定部３５０は、前記フレー
ム有料フラグビットＬＦＤ１〜ＬＦＤ４及び多重フレー
ム信号ＭＦＣＫを受信し、該有料フラグビットの論理状
態を多重フレーム信号の周期間で累積した後に複数決判
定して、所定の数以上の有料フラグを検出する場合に、
スクランブルされたオーディオデータと判定してオーデ
ィオミュート信号を発生する。

【００２５】上述の構成で、フレーム有料フラグ検出部
３１０は、有料フラグ検出部３１１，ビットクロック発
生部３１２，有料フラグラッチ部３１３，ゲート周期設
定部３１４，及びゲート部３１５から構成される。

【００２６】まず、有料フラグ検出部３１１は、レンジ
ビット検出クロックＤＣＫにより各チャネルの有料フラ
グデータを検出する。該レンジビット検出クロックＤＣ
Ｋは、図４に示すように、インバータＮ１６〜Ｎ１８か
ら出力されるクロックＡ１／〜Ａ３／、及びインバータ
Ｎ９，Ｎ１０から出力されるクロックＡ４／，Ａ５／、
さらにクロックＣＫ１５及びＡ０をＮＡＮＤゲートＮＧ
２に入力することで、受信される図１Ａ又は図１Ｂのよ
うな構成を有するフレームデータの各列の周期単位で、
レンジビットデータの位置でのみアクティブ“ハイ”と
なるクロックとして発生される。８ビットのシフトレジ
スタＳＲ１は、クリア端子（ＣＬ）が電源端（Ｖ_CC）と
接続され、入力端（Ａ）が受信されるフレームデータ
（ＤＡＴＡ）と接続され、クロック端が前記レンジビッ
ト検出クロックＤＣＫと接続される。そこで、シフトレ
ジスタＳＲ１は、レンジビット検出クロックＤＣＫによ
り、受信されるフレームデータ中からレンジビットデー
タを受信してシフトする。従って、該シフトレジスタＳ
Ｒ１はレンジビット検出クロックＤＣＫの８番目で該当
チャネルの有料フラグビットデータＦＤを出力する。

【００２７】次に、ビットクロック発生部３１２は、フ
レーム周期のクロックＣＫ１０及び２倍のフレーム周期
クロックＣＫ９をデコーディングして、第１チャネル〜
第４チャネルの周期でそれぞれ第１ビットクロックＢＣ
Ｋ１〜第４ビットクロックＢＣＫ４を発生する。

【００２８】該第１ビットクロックＢＣＫ１を発生する
手段は、インバータＮ１，Ｎ２及びＡＮＤゲートＡＧ
１，ＡＧ５で構成される。該インバータＮ１，Ｎ２は、
それぞれクロックＣＫ９，ＣＫ１０に接続して該クロッ
クＣＫ９及びＣＫ１０を反転出力する。ＡＮＤゲートＡ
Ｇ１はインバータＮ１，Ｎ２と接続し、受信される２つ
のクロックＣＫ９／，ＣＫ１０／を論理積することで、
第１チャネルＣＨ１の周期で“ハイ”信号を発生する。
従って、ＡＮＤゲートＡＧ１は第１ビットクロックＢＣ
Ｋ１の出力周期を設定するようになる。ＡＮＤゲートＡ
Ｇ５は該ＡＮＤゲートＡＧ１の出力とクロックＣＫ１５
とに接続して、２つの入力信号を論理積することで、Ａ
ＮＤゲートＡＧ１によって設定される第１チャネルＣＨ
１の周期でクロックＣＫ１５の出力通路を形成して、第
１ビットクロックＢＣＫ１を発生する。

【００２９】第２ビットクロックＢＣＫ２を発生する手
段は、インバータＮ３及びＡＮＤゲートＡＧ２，ＡＧ６
で構成される。該インバータＮ３はクロックＣＫ１０と
接続してＣＫ１０／を発生する。また、ＡＮＤゲートＡ
Ｇ２はクロックＣＫ９及びインバータＮ３を出力するク
ロックＣＫ１０／と接続して、２つの入力信号を論理積
することで、第２ビットクロックＢＣＫ２の出力周期を
設定する。ＡＮＤゲートＡＧ６はＡＮＤゲートＡＧ２の
出力及びクロックＣＫ１５と接続して第２チャネル周期
で該クロックＣＫ１５を出力し、第２ビットクロックＢ
ＣＫ２を発生する。

【００３０】第３ビットクロックＢＣＫ３を発生する手
段は、インバータＮ４及びＡＮＤゲートＡＧ３，ＡＧ７
で構成される。インバータＮ４はクロックＣＫ９と接続
してＣＫ９／を発生する。ＡＮＤゲートＡＧ３はインバ
ータＮ４及びクロックＣ１０と接続して、２つの入力信
号を論理積することで、第３ビットクロックＢＣＫ３の
出力周期を設定する。また、ＡＮＤゲートＡＧ７はＡＮ
ＤゲートＡＧ３及びクロックＣＫ１５と接続して、第３
チャネル周期で該クロックＣＫ１５を出力して第３ビッ
トクロックＢＣＫ３に発生する。

【００３１】第４ビットクロックＢＣＫ４を発生する手
段は、ＡＮＤゲートＡＧ４，ＡＧ８で構成される。この
ＡＮＤゲートＡＧ４はクロックＣＫ９及びＣＫ１０と接
続して第４ビットクロックＢＣＫ４の出力周期を設定す
る。また、ＡＮＤゲートＡＧ８は、該ＡＮＤゲートＡＧ
４及びクロックＣＫ１５と接続し、第４チャネルの周期
でクロックＣＫ１５を出力して第４ビットクロックＢＣ
Ｋ４に発生する。

【００３２】って、ビットクロック発生部３１２は、ク
ロックＣＫ９及びＣＫ１０を４等分して第１チャネル周
期〜第４チャネル周期を設定し、該当チャネル周期で受
信されるクロックＣＫ１５をビットクロックＢＣＫ１〜
ＢＣＫ４として順次発生する。

【００３３】次に、有料フラグラッチ部３１３は、シフ
トレジスタＳＲ１の出力をデータ（Ｄ）として受信し、
第１ビットクロックＢＣＫ１〜第４ビットクロックＢＣ
Ｋ４をそれぞれクロックとして受信して、各チャネルか
ら検出された有料フラグＦＤを該当チャネル周期で該第
１ビットクロックＢＣＫ１〜第４ビットクロックＢＣＫ
４によって順次ラッチする。

【００３４】ラッチＤＦ１は、シフトレジスタＳＲ１の
出力をデータ入力端で受信し、第１ビットクロックＢＣ
Ｋ１をクロック端で受信して、第１チャネルＣＨ１周期
で検出される有料フラグＦＤを第１有料フラグＬＦＤ１
としてラッチする。ラッチＤＦ２は、シフトレジスタＳ
Ｒ１の出力をデータ入力端で受信し、第２ビットクロッ
クＢＣＫ２をクロック端で受信して、第２チャネルＣＨ
２の周期で検出される有料フラグＦＤを第２有料フラグ
ＬＦＤ２としてラッチする。ラッチＤＦ３は、シフトレ
ジスタＳＲ１の出力をデータ入力端で受信し、第３ビッ
トクロックＢＣＫ３をクロック端で受信して、第３チャ
ネルＣＨ３の周期で検出される有料フラグＦＤを第３有
料フラグＬＦＤ３としてラッチする。ラッチＤＦ４は、
該シフトレジスタＳＲ１の出力をデータ入力端で受信
し、第４ビットクロックＢＣＫ４をクロック端で受信し
て、第４チャネルＣＨ４の周期で検出される有料フラグ
ＦＤを第４有料フラグＬＦＤ４としてラッチする。

【００３５】次に、ゲート周期設定部３１４は、１フレ
ームの開始時点のゲートパルスＧＰを所定周期（Ａ３周
期）のゲート信号ＧＡＴとして発生する。まず、ゲート
パルスＧＰは、図４に示すように、インバータＮ２〜Ｎ
１５がクロックＡ４〜Ａ１０をそれぞれ反転し、ＮＡＮ
ＤゲートＮＧ１に該インバータＮ２〜Ｎ１５の出力が入
力されて発生される。該ゲートパルスＧＰは１フレーム
データを受信する開始時点を示すパルス信号となる。ゲ
ート信号ＧＡＴは、ラッチＤＦ５がゲートパルスＧＰを
データ入力端（Ｄ）で受信し、クロックＡ３をクロック
端で受信してラッチし、インバータＮ５がラッチＤＦ５
の出力を反転出力することで発生される。ゲート信号Ｇ
ＡＴは、次のフレームの有料フラグを検出し始める時点
で、以前のフレームで検出した有料フラグを累積できる
ようにする信号である。

【００３６】最後に、ゲート部３１５は、有料フラグラ
ッチ部３１３及びゲート周期設定部３１４の出力を受信
し、ゲート周期設定部３１４の出力信号ＧＡＴにより以
前のフレームで検出してラッチ状態の有料フラグの論理
値を同時に出力する。ＡＮＤゲートＡＧ９は、ラッチＤ
Ｆ１の出力とゲート信号ＧＡＴとを受信して、第１有料
フラグＬＦＤ１をゲーティング出力する。ＡＮＤゲート
ＡＧ１０は、ラッチＤＦ２の出力とゲート信号ＧＡＴと
を受信して、第２有料フラグＬＦＤ２をゲーティング出
力する。ＡＮＤゲートＡＧ１１は、ラッチＤＦ３の出力
とゲート信号ＧＡＴとを受信して、第３有料フラグＬＦ
Ｄ３をゲーティング出力する。ＡＮＤゲートＡＧ１２
は、ラッチＤＦ４の出力とゲート信号ＧＡＴとを受信し
て、第４有料フラグＬＦＤ４をゲーティング出力する。

【００３７】以上に、フレーム有料フラグ検出部３１０
の構成の説明を終了し、次に多重フレーム信号発生部３
３０を説明する。

【００３８】多重フレーム信号発生部３３０で、インバ
ータＮ６はフレーム周期のクロックＡ１０を受信して反
転クロックＡ１０／を発生する。１６進計数器ＢＣ１は
インバータＮ６の出力を計数し、反転クロックＡ１０／
を１６回計数した時点でキャリー出力信号ＣＯを発生す
る。ラッチＤＦ６は、インバータＮ６の反転クロックＡ
１０／がデータ入力端に接続され、クロックＡ９がクロ
ックに接続されて、反転クロックＡ１０／をクロックＡ
９に同期させて出力する。ＡＮＤゲートＡＧ１３は、計
数器ＢＣ１及びラッチＤＦ６の出力を受信して論理積
し、１６フレーム周期でラッチＤＦ６によって設定され
た周期の第１多重フレーム信号ＭＦＣＫを出力する。イ
ンバータＮ７は、該第１多重フレーム信号ＭＦＣＫを反
転して、第２多重フレーム信号ＭＦＣＫ／を発生する。
したがって、多重フレーム信号発生部３３０は、フレー
ム単位で検出される有料フラグを１６フレーム周期で複
数決判定するための周期を設定する。

【００３９】スクランブル判定部３５０は、複数決判定
部３５１、判定信号ラッチ部３５２、及びモード選択部
３５３で構成される。

【００４０】まず、複数決判定部３５１は、シフトレジ
スタＳＲ２〜ＳＲ５で構成され、ゲート部３１５から出
力される第１有料フラグＬＦＤ１〜第４有料フラグＬＦ
Ｄ４と、第２多重フレーム信号ＭＦＣＫ／を受信して、
１６フレーム周期で各チャネルの有料フラグの論理状態
を複数決判定し、所定の数以上の有料フラグが検出され
る場合に、スクランブルされたオーディオと判定してミ
ュート信号を発生する。

【００４１】８ビットのシフトレジスタＳＲ２は、第１
有料フラグＬＦＤ１をクロック端で受信し、第２多重フ
レーム信号ＭＦＣＫ／をクリア端子（ＣＬ）で受信し、
該第１有料フラグＬＦＤ１をシフト出力して第２多重フ
レーム信号ＭＦＣＫ／によってクリアされ、１６フレー
ムの周期間に８個以上の第１有料フラグＬＦＤ１が検出
される場合に、ミュート信号を発生する。

【００４２】８ビットシフトレジスタＳＲ３は、第２有
料フラグＬＦＤ２をクロック端で受信し、第２多重フレ
ーム信号ＭＦＣＫ／をクリア端子（ＣＬ）で受信し、第
２有料フラグＬＦＤ２をシフト出力し、第２多重フレー
ム信号ＭＦＣＫ／によってクリアされ、１６フレームの
周期間に８個以上の第２有料フラグＬＦＤ２が検出され
る場合に、ミュート信号を発生する。

【００４３】８ビットのシフトレジスタＳＲ４は、第３
有料フラグＬＦＤ３をクロック端で受信し、第２多重フ
レーム信号ＭＦＣＫ／をクリア端子（ＣＬ）で受信し、
第３有料フラグＬＦＤ３をシフト出力して第２多重フレ
ーム信号ＭＦＣＫ／によってクリアされ、１６フレーム
の周期間に８個以上の第３有料フラグＬＦＤ３が検出さ
れる場合に、ミュート信号を発生する。

【００４４】８ビットのシフトレジスタＳＲ５は、第４
有料フラグＬＦＤ４をクロック端で受信し、第２多重フ
レーム信号ＭＦＣＫ／をクリア端子（ＣＬ）で受信し、
第４有料フラグＬＦＤ４をシフトさせ、第２多重フレー
ム信号ＭＦＣＫ／によってクリアされ、８個以上の第４
有料フラグＬＦＤ４が検出される場合に、ミュート信号
を発生する。

【００４５】判定信号ラッチ部３５２は、ラッチＤＦ７
〜ＤＦ１０で構成され、シフトレジスタＳＲ２〜ＳＲ５
の各判定信号をそれぞれデータ入力端（Ｄ）で受信し、
第１多重フレーム信号ＭＦＣＫをクロック端で受信し
て、第１多重フレーム信号ＭＦＣＫの発生時点で多重判
定された各チャネルの有料フラグの論理値を判定信号Ｓ
ＣＦ１〜ＳＣＦ４としてラッチする。

【００４６】ラッチＤＦ７は、シフトレジスタＳＲ２の
出力をデータ入力端（Ｄ）で受信し、第１多重フレーム
信号ＭＦＣＫをクロック端で受信して、該シフトレジス
タＳＲ２の出力を第１判定信号ＳＣＦ１としてラッチす
る。ラッチＤＦ８は、シフトレジスタＳＲ３の出力をデ
ータ入力端（Ｄ）で受信し、該第１多重フレーム信号Ｍ
ＦＣＫをクロック端で受信して、該シフトレジスタＳＲ
３の出力を第２判定信号ＳＣＦ２としてラッチする。ラ
ッチＤＦ９は、シフトレジスタＳＲ４の出力をデータ入
力端（Ｄ）で受信し、第１多重フレーム信号ＭＦＣＫを
クロック端で受信して、該シフトレジスタＳＲ４の出力
を第３判定信号ＳＣＦ３としてラッチする。ラッチＤＦ
１０は、シフトレジスタＳＲ５の出力をデータ入力端
（Ｄ）で受信し、第１多重フレーム信号ＭＦＣＫをクロ
ック端で受信して、該シフトレジスタＳＲ５の出力を第
４判定信号ＳＣＦ４としてラッチする。

【００４７】モード選択部３５３は、インバータＮ８、
ＡＮＤゲートＡＧ１５，ＡＧ１６で構成され、ラッチＤ
Ｆ９及びＤＦ１０の出力とモード選択信号Ａ／Ｂを受信
して、Ｂモードの選択時には第３チャネルＣＨ３及び第
４チャネルＣＨ４の有料フラグ判定信号を取除く。ＡＮ
ＤゲートＡＧ１５は、ラッチＤＦ９及びインバータＮ８
の出力を受信し、Ｂモードの場合にはラッチＤＦ９を出
力する第３判定信号ＳＣＦ３を取除く。ＡＮＤゲートＡ
Ｇ１６は、ラッチＤＦ１０及びインバータＮ８の出力を
受信し、Ｂモードの場合にはラッチＤＦ１０を出力する
第４判定信号ＳＣＦ４を取除く。

【００４８】上記のような構成を有する本実施例の動作
は、図５Ａ，図５Ｂ，図６Ａ，図６Ｂ，図７，及び図８
のような各部の動作波形図によって更に具体的に示され
る。

【００４９】図５Ｂは、ビットクロック発生部３１２
で、クロックＣＫ１０及びＣＫ９をデコーディングし
て、第１チャネルＣＨ１〜第４チャネルＣＨ４の周期で
第１ビットクロックＢＣＫ１〜第４ビットクロックＢＣ
Ｋ４を発生する発生過程を示す。

【００５０】図６Ａは、有料フラグ検出部３１１で、レ
ンジビット検出クロックＤＣＫにより受信フレームデー
タからレンジビットが検出された後、レンジビットのう
ちＭＳＢである有料フラグＦＤがラッチされるタイミン
グを示す。

【００５１】図６Ｂは、ゲート周期設定部３１４で、ク
ロックＡ４〜Ａ１０を組合わせて１フレームの開始時点
でラッチ中の各チャネルの有料フラグＬＦＤ１〜ＬＦＤ
４を同時に出力するためのゲート信号ＧＡＴを発生する
タイミングを示す。

【００５２】図７Ａ及び図７Ｂは、有料フラグラッチ部
３１３で、１フレーム周期で各チャネルＣＨ１〜ＣＨ４
の有料フラグＬＦＤ１〜ＬＦＤ４を順次検出及びラッチ
した後、ゲート信号ＧＡＴにより同時に出力する過程の
タイミングを示す。

【００５３】図８は、多重フレーム信号発生部３３０
で、１６フレーム周期で各チャネルの有料フラグＬＦＤ
１〜ＬＦＤ４を多数決判定して、スクランブルの有無を
判定できるように第１多重フレーム信号ＭＦＣＫ及び第
２多重フレーム信号ＭＦＣＫ／を発生する過程のタイミ
ングを示す。

【００５４】上述した図３及び図４の構成に基づき、本
実施例の動作過程を図５〜図８の各部の動作波形図を参
照して詳細に説明する。

【００５５】まず、送信側において、図１Ａ又は図１Ｂ
のようなフレームデータの伝送時に、各チャネルのレン
ジビットのうちＭＳＢをセット又はリセットして、該当
データのスクランブルの有無状態を表示しなければなら
ない。そこで、レンジビットのＭＳＢはスクランブルの
有無を示す有料フラグとなり、３２列で構成される１フ
レームデータにレンジビットが１ビットずつ挿入される
ので、有料フラグビットは８列，１６列，２４列、及び
３２列に属するようになる。従って、衛星放送受信器の
ＰＣＭ復号装置では、該１フレームデータのうちレンジ
ビット位置の８列，１６列，２４列、及び３４列の該当
ビットを順次検出し、１フレーム周期で検出された有料
フラグビットの論理状態を判定した後、１６フレーム周
期で８フレーム以上の有料フラグビットが検出される
と、該当データはスクランブルされたデータと判定して
オーディオ信号をミュートさせる。ここで、有料フラグ
がセット（“１”）状態であればスクランブルされたデ
ータであり、リセット（“０”）状態であればスクラン
ブルがかけられないデータと仮定する。

【００５６】上記図２のＢＣＨ部２０５（ＢＣＨ６３，
５６）から出力されるフレームデータは、シフトレジス
タＳＲ１のデータ入力端（Ａ）に印加される。すると、
シフトレジスタＳＲ１は、レンジビット検出クロックＤ
ＣＫによって受信されるデータをシフト出力する。レン
ジビット検出クロックＤＣＫは、図４のような構成で発
生される。すなわち、図７ＡのようなクロックＡ１〜Ａ
５をインバータＮ１６〜Ｎ１８及びＮ９，Ｎ１０を介し
て反転し、インバータＮ１６〜Ｎ１８及びＮ４，Ｎ５か
ら出力されるクロックＡ１／〜Ａ５／とクロックＣＫ１
５及びクロックＡ０をＮＡＮＤゲートＮＧ２に入力する
ことによって得られる。

【００５７】従って、該レンジビット検出クロックＤＣ
Ｋは、クロックＡ５〜Ａ０が“０００００１”の場合に
前記クロックＣＫ１５の周期で発生するので、図１Ａ又
は図１Ｂのようなフレームデータの３２列に対しそれぞ
れ各レンジビットの位置で発生される。該レンジビット
検出クロックＤＣＫのタイミング関係は図７Ａに示され
ている。このとき、シフトレジスタＳＲ１はレンジビッ
ト検出クロックＤＣＫをクロック端で受信し、データ入
力端（Ａ）にはフレームデータを受信するので、このレ
ンジビット検出クロックＤＣＫによりフレームデータに
含まれた各レンジビットを順次受信してシフトさせる。

【００５８】そして、８ビットシフトレジスタＳＲ１
は、８個のレンジビット検出クロックＤＣＫが受信され
た時に、シフト貯蔵しているレンジビットを並列出力す
る。そこで、シフトレジスタＳＲ１は、８個のレンジビ
ット検出クロックＤＣＫが受信される度に、出力端Ｙ０
に各チャネルの有料フラグＦＤを順次検出して出力する
ようになることが分る。

【００５９】このとき、上記シフトレジスタＳＲ１が検
出・出力する各チャネルの有料フラグは出力タイミング
がそれぞれ異なる。従って、１フレーム周期で順次に検
出される各チャネルの有料フラグＦＤを一時貯蔵してか
ら同時に出力して、検出された有料フラグＦＤの論理状
態を多数決判定できなければならない。このために、１
フレーム周期をデコーディングした後に、該当チャネル
周期で検出される有料フラグＦＤをラッチする。クロッ
クＣＫ１５は、図５Ａに示したように、データ１ビット
を６等分して５番目の周期でアクティブ“ハイ”となる
クロックとして、タイミング制御部２０２から発生され
る。また、図５Ｂに示すように、クロックＣＫ１０とＣ
Ｋ９とをデコーディングすることで、各チャネル周期で
検出される有料フラグをそれぞれラッチできるように４
個の周期に分ける。これはインバータＮ１〜Ｎ４及びＡ
ＮＤゲートＡＧ１〜ＡＧ４の構成によって実現される。
そして、ＡＮＤゲートＡＧ５〜ＡＧ８はＡＮＤゲートＡ
Ｇ１〜ＡＧ４の各出力とクロックＣＫ１５を論理積し
て、図５Ｂに示したような第１ビットクロックＢＣＫ１
〜第４ビットクロックＢＣＫ４を生じる。該第１ビット
クロックＢＣＫ１〜第４ビットクロックＢＣＫ４の発生
過程はビットクロック発生部３１２で遂行され、次の＜
表２＞のようになる。

【００６０】

【表２】 上記＜表２＞のように、第１チャネルＣＨ１〜第４チャ
ネルＣＨ４の周期で、図５Ｂのように順次にそれぞれ発
生される第１ビットクロックＢＣＫ１〜第４ビットクロ
ックＢＣＫ４は、有料フラグラッチ部３１３のラッチＤ
Ｆ１〜ＤＦ４の各クロック端に印加される。そして、ラ
ッチＤＦ１〜ＤＦ４の各データ入力端（Ｄ）はシフトレ
ジスタＳＲ１のＹ０端に接続される。従って、該ラッチ
ＤＦ１〜ＤＦ４は、上記図５Ｂのように順次発生される
第１ビットクロックＢＣＫ１〜第４ビットクロックＢＣ
Ｋ４により、シフトレジスタＳＲ１で順次に検出・出力
する各チャネルの有料フラグのビットＦＤを図６Ａのよ
うにラッチして出力するようになる。すなわち、このラ
ッチＤＦ１〜ＤＦ４は、シフトレジスタＳＲ１から出力
される有料フラグＦＤを入力するが、第１ビットクロッ
クＢＣＫ１〜第４ビットクロックＢＣＫ４により各ラッ
チＤＦ１〜ＤＦ４の出力タイミングが決定されるので、
下記の＜表３＞のように、１フレーム周期ごとに指定さ
れたチャネルの有料フラグＦＤをラッチする。

【００６１】

【表３】 しかし、上述のように１フレーム周期で各チャネルの有
料フラグの検出時点が相違するので、１フレームの所定
時点で同時に多数決判定できるように有料フラグＬＦＤ
１〜ＬＦＤ４の出力時点を調整する必要がある。この有
料フラグＬＦＤ１〜ＬＦＤ４の出力時点は有料フラグＬ
ＦＤ４が検出された後に出力することが望ましい。これ
は前記有料フラグＬＦＤ４が１フレームデータで最後の
チャネルＣＨ４の有料フラグのためである。

【００６２】このため、図４に示したように、クロック
Ａ４〜Ａ１０をインバータＮ９〜Ｎ１５で反転してクロ
ックＡ４／〜Ａ１０／を発生し、ＮＡＮＤゲートＮＧ１
によって該クロックＡ４／〜Ａ１０／を入力して、ゲー
トパルスＧＰを発生する。ＮＡＮＤゲートＮＧ１によっ
て発生されるゲートパルスＧＰは、クロックＡ１０〜Ａ
０が“０００００００××××”となる時点で、図６Ｂ
に示したように、クロックＡ４の１／２周期に該当する
３２ビットの周期（クロックＡ３の１周期：１２８ＫH
z）のロウパルスである。

【００６３】該ゲートパルスＧＰは、レンジビット検出
クロックＤＣＫの発生時点と同一の周期で発生されるの
で、これを所定の周期だけ遅延させた後に“ハイ”論理
に反転させてゲート動作を行なわなければならない。こ
のため、クロックＡ３をクロック端で受信するラッチＤ
Ｆ５のデータ入力端（Ｄ）へゲートパルスＧＰを印加
し、ラッチＤＦ５の出力端ＹＱから出力される遅延され
たゲートパルスをインバータＮ５で反転させると、図６
Ｂに示すような“ハイ”論理を有するゲート信号ＧＡＴ
が発生できる。

【００６４】このゲート信号ＧＡＴは、ＡＮＤゲートＡ
Ｇ９〜ＡＧ１２の一方の入力端へ同時に印加される。こ
のとき、ＡＮＤゲートＡＧ９〜ＡＧ１２は該当するラッ
チＤＦ１〜ＤＦ４の出力端と他方の入力端が連結されて
いるので、ラッチ状態の各有料フラグＬＦＤ１〜ＬＦＤ
４を受信しておき、該ゲート信号ＧＡＴが印加される瞬
間にゲーティングされて、該有料フラグＬＦＤ１〜ＬＦ
Ｄ４をシフトレジスタＳＲ２〜ＳＲ５の各クロック端に
それぞれ同時に印加する。

【００６５】１フレームデータで各チャネルＣＨ１〜Ｃ
Ｈ４の有料フラグＦＤを検出して出力する過程を図７Ａ
及び図７Ｂを参照して説明する。

【００６６】シフトレジスタＳＲ１は、８個のレンジビ
ット検出クロックＤＣＫが受信された時点で、受信され
たデータを並列出力するが、このとき出力端Ｙ０にレン
ジビットデータのＭＳＢである有料フラグデータＦＤ
（ＦＤ１〜ＦＤ４）が出力される。従って、シフトレジ
スタＳＲ１は、８個のレンジビット検出クロックＤＣＫ
が入る瞬間に出力端Ｙ０に第１チャネルＣＨ１の有料フ
ラグＦＤ１を出力し、１６個のレンジビット検出クロッ
クＤＣＫが入る瞬間に出力端Ｙ０に第２チャネルＣＨ２
の有料フラグＦＤ２を出力し、２４個のレンジビット検
出クロックＤＣＫが入る瞬間に出力端Ｙ０に第３チャネ
ルＣＨ３の有料フラグＦＤ３を出力し、レンジビット検
出クロックＤＣＫが３２個入る瞬間に出力端Ｙ０に第４
チャネルＣＨ４の有料フラグＦＤ４を出力する。

【００６７】このように検出される各チャネルＣＨ１〜
ＣＨ４の有料フラグＦＤを順次にラッチするため、クロ
ックＣＫ１０及びＣＫ９をデコーディングして各チャネ
ルの周期を決定した後、該当周期でクロックＣＫ１５を
出力させ、ビットクロックＢＣＫ１〜ＢＣＫ４を順次に
発生する。このとき、各ビットクロックＢＣＫ１〜ＢＣ
Ｋ４は、該当するチャネルＣＨ１〜ＣＨ４の周期で２０
４８ビット（１フレームデータ）を４で割った値である
５１２個ずつ発生される。したがって、ラッチＤＦ１〜
ＤＦ４は該ビットクロックＢＣＫ１〜ＢＣＫ４によりそ
れぞれラッチタイミングが決定され、シフトレジスタＳ
Ｒ１から出力される有料フラグＦＤを該当時点でそれぞ
れ順次にラッチさせて有料フラグＬＦＤ１〜ＬＦＤ４を
発生する。

【００６８】このとき、有料フラグＦＤのラッチタイミ
ングはそれぞれ相異なるので、該ＬＦＤ１〜ＬＦＤ４の
発生時点も相異なるようになる。この場合、多数決判定
時に各チャネルの有料フラグを同時に判定するために、
次のフレームデータの処理開始時点でゲート信号ＧＡＴ
を発生して、全フレームから検出された有料フラグＬＦ
Ｄ１〜ＬＦＤ４をゲーティングすることで、同時に多数
決判定ができるように出力させる。

【００６９】上記のように、１フレーム周期で検出され
る各チャネルの有料フラグＬＦＤ１〜ＬＦＤ４を所定の
フレーム周期で多数決判定して、受信フレームデータの
スクランブルの有無を決定する。これは１フレーム周期
でスクランブルの有無を決定する場合、伝送路又は装備
などにより有料フラグの誤り状況が生じると、システム
を制御する制御部２０９は有料フラグの誤り発生の有無
を確認できないので、システムが間違えて制御すること
が起きるためである。すなわち、フレーム単位でスクラ
ンブルの有無を判断すれば、有料フラグの誤りがある時
はシステムが誤り状態のままに制御されるので、再生す
るオーディオ信号に欠陥が頻繁に発生し、システムの動
作が不安定に制御されるようになる。そこで、これを防
止するために有料フラグを所定のフレーム周期の間累積
した後に、累積中の有料フラグの値を多数決判定すれば
上記のような問題点が解決できる。

【００７０】このとき、多数決判定のためのフレーム周
期は人間が耳で感知できないよう、かつ安定できるよう
に設定しなければならない。本実施例では多数決判定周
期を１６フレームにするが、これは１フレーム周期が１
ｍｓなので、１６ｍｓ周期であれば人間が耳で感知でき
ないし、またシステムの負荷を軽減できるためである。
この場合、この多数決判定周期を１６ｍｓより大きくす
れば、オーディオミュート動作が人間の耳で感知でき、
小さくすればシステムの負荷を加重させる。

【００７１】上記多数決判定のための多重フレーム信号
ＭＦＣＫの発生過程は、図８に示すように、１６進計数
器ＢＣ１がインバータＮ６を通じて反転されたフレーム
の周期クロックＡ１０／を計数し、該クロックＡ１０／
を１６回計数すればキャリーアウト信号ＣＯを発生す
る。このキャリーアウト信号ＣＯは１６フレーム周期で
発生されることが分る。このとき、ラッチＤＦ６は、イ
ンバータＮ６から出力されるクロックＡ１０／をデータ
（Ｄ）として入力し、クロックＡ９をクロックで受信し
て、出力端ＹＱにクロックＡ９に同期されるクロックＡ
１０／を出力する。そして、ＡＮＤゲートＡＧ１３はこ
のキャリーアウト信号ＣＯとラッチＤＦ６の出力ＹＱを
受信して論理積するので、１６フレーム周期でクロック
Ａ９の１周期間に第１多重フレーム信号ＭＦＣＫを発生
する。また、第１多重フレーム信号ＭＦＣＫはインバー
タＮ７を通じて反転され、第２多重フレーム信号ＭＦＣ
Ｋ／として出力される。

【００７２】このように多数決判定周期が設定される
と、シフトレジスタＳＲ２〜ＳＲ５は、各チャネルＣＨ
１〜ＣＨ４で検出される有料フラグＬＦＤ１〜ＬＦＤ４
をクロックで受信して内部でシフトさせる。このとき、
シフトレジスタＳＲ２〜ＳＲ５は、有料フラグＬＦＤ１
〜ＬＦＤ４がセット（論理“１”）された状態で受信さ
れれば内部でシフト動作を遂行し、リセット（論理
“０”）された状態に受信されればシフト動作を行なわ
ずにその状態を維持する。

【００７３】したがって、８ビットのシフトレジスタＳ
Ｒ１〜ＳＲ５は、該当チャネルＣＨ１〜ＣＨ４で検出さ
れる有料フラグＬＦＤ１〜ＬＦＤ４がそれぞれ８個以上
セット状態で検出されると、出力端Ｙ７に“ハイ”信号
を出力し、７個以下しかセット状態が検出されないと出
力端Ｙ７に“ロウ”信号を出力する。これは、シフトレ
ジスタＳＲ２〜ＳＲ５が、１６フレームの周期間に受信
される有料フラグの論理状態を検査して、８フレーム周
期以上の有料フラグがセット状態に受信されると“ハ
イ”状態のオーディオミュート信号を出力し、でなけれ
ば、“ロウ”状態の信号を出力してオーディオミュート
を遂行しないようにする。このシフトレジスタＳＲ２〜
ＳＲ５は、１６フレーム周期で発生される第２多重フレ
ーム信号ＭＦＣＫ／によって初期化される。

【００７４】上記のように、シフトレジスタＳＲ２〜Ｓ
Ｒ５が１６フレーム周期で有料フラグを多数決判定して
出力する信号は、それぞれラッチＤＦ７〜ＤＦ１０のデ
ータ入力端（Ｄ）に印加される。このラッチＦＤ７〜Ｄ
Ｆ１０は、第１多重フレーム信号ＭＦＣＫをクロックと
して受信するので、前記１６フレームの周期間に多数決
判定された有料フラグＦＬＤ１〜ＬＦＤ４の値をそれぞ
れラッチして、ラッチＤＦ７〜ＤＦ１０の出力はシステ
ムの制御部２０９に印加されるオーディオミュートの制
御信号ＳＣＦ１〜ＳＣＦ４となる。オーディオミュート
制御信号ＳＣＦ１〜ＳＣＦ４を受信する制御部２０９
は、受信信号の論理状態によりオーディオのミュート可
否を決定する。

【００７５】また、Ｂモードのフレームデータの場合に
は、図１Ｂに示したように、第３チャネルＣＨ３及び第
４チャネルＣＨ４のオーディオデータはない。従って、
Ｂモードのフレームデータの場合には、Ａ／Ｂモード信
号によりＡＮＤゲートＡＧ１５及びＡＧ１６が“ロウ”
信号をシステムの制御部２０９に印加する。

【００７６】

【発明の効果】上述のように、本発明は、衛星放送の受
信機で受信データを検査してスクランブルの有無を判断
し、スクランブルされたデータの受信時にオーディオを
ミュートさせて、システムの機能を向上させ、スクラン
ブルの有無判断時に所定のフレーム周期で多数決判断す
ることで、伝送路上の誤りによって該当フレームのスク
ランブルデータの値が変化してもシステムを安定に制御
できる効果がある。

【図面の簡単な説明】

【図１Ａ】受信されるＰＣＭオーディオデータのフレー
ム構成図である。

【図１Ｂ】受信されるＰＣＭオーディオデータのフレー
ム構成図である。

【図２】本実施例の衛星放送受信機のＰＣＭ復号装置の
構成図である。

【図３】本実施例のＰＣＭ復号装置の有料フラグ判定部
の構成図である。

【図４】本実施例のゲートパルス及びレンジビット判定
クロック発生部の構成図である。

【図５Ａ】ビットデータとクロックＣＫ１５との間の相
関を示す波形図である。

【図５Ｂ】第１ビットクロックＢＣＫ１〜第４ビットク
ロックＢＣＫ４の発生波形図である。

【図６Ａ】データクロックＤＣＫの発生波形図である。

【図６Ｂ】ゲート信号ＧＡＴの発生波形図である。

【図７Ａ】有料フラグ検出過程における各部の動作波形
図である。

【図７Ｂ】有料フラグ検出過程における各部の動作波形
図である。

【図８】多数決判定過程における各部の動作波形図であ
る。

【符号の説明】

ＡＧ１〜ＡＧ１６…ＡＮＤゲート、Ｎ１〜Ｎ１８…イン
バータ、ＤＦ１〜ＤＦ１０…フリップフロップ、ＳＲ
５，ＳＲ６…シフトレジスタ、ＢＣ１…計数器、ＮＧ
１，ＮＧ２…ＮＡＮＤゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のＰＣＭオーディオデータのチャネ
   ルを有するフレームデータを受信して復号し、復号時に
   スクランブルの有無を判断してオーディオ信号をミュー
   トする衛星放送の受信機において、 フレームデータを受信し、該フレームデータから各チャ
   ネルデータに含まれる有料フラグの論理状態を順次検出
   し、該当チャネル周期で検出された有料フラグを一緒に
   ゲーティングして、１フレーム周期で各チャネルの有料
   フラグデータを発生する手段と、 フレーム周期のクロックを受信し、受信されたクロック
   を計数して所定のフレーム周期の多重フレーム信号を発
   生する手段と、 前記有料フラグデータと多重フレーム信号とを受信し、
   該多重フレーム信号の周期間に有料フラグデータを累積
   して、所定の数以上のときにスクランブルと判定してオ
   ーディオミュート信号を発生する多数決判定手段とを備
   えることを特徴とする衛星放送受信機のスクランブル判
   定回路。
2. 【請求項２】 前記フレームの有料フラグ検出手段が、 前記フレームデータを受信し、該フレームデータに挿入
   された各チャネルの有料フラグを順次に検出して出力す
   る手段と、 フレーム周期クロックをデコーディングして各チャネル
   周期でビットクロックを順次に発生する手段と、 前記チャネルの有料フラグをデータで受信し、該ビット
   クロックをそれぞれクロック端で受信して、このビット
   クロックによって受信される有料フラグを順次にラッチ
   する手段と、 前記フレーム周期クロックを受信し、フレームデータを
   受信する開始時点でゲート信号を発生する手段と、 前記ラッチ有料フラグとゲート信号とを受信し、該ゲー
   ト信号により各チャネルの有料フラグを一緒に出力する
   手段とを備えることを特徴とする請求項１記載の衛星放
   送受信機のスクランブル判定回路。
3. 【請求項３】 前記複数決判定手段が、 前記有料フラグを受信し、多重フレーム信号を初期化信
   号で受信し、該有料フラグの発生回数を累積し多重フレ
   ーム信号によって複数決判定して、スクランブルの有無
   を表わす信号を出力する手段と、 該スクランブルの有無を表わす信号をデータで受信し、
   多重フレーム信号をクロック端で受信し、スクランブル
   の有無を表わす信号をシステム制御部のオーディオミュ
   ート信号として出力するラッチ手段とを備えることを特
   徴とする請求項１記載の衛星放送受信機のスクランブル
   判定回路。
4. 【請求項４】 複数のＰＣＭオーディオデータのチャネ
   ルを有するフレームデータを受信して復号する衛星放送
   の受信機において、 フレームデータを受信し、該フレームデータから各チャ
   ネルデータに含まれる有料フラグの論理状態を順次検出
   し、１フレーム周期で各チャネルの有料フラグデータを
   発生する手段と、 フレーム周期のクロックを受信し、所定のフレームを周
   期とするフレーム信号を発生する手段と、 前記有料フラグデータとフレーム信号とを受信し、該フ
   レーム信号の周期間の有料フラグデータの累積数に基づ
   いて、ミュート信号を発生する手段と、 該ミュート信号を受信し、該ミュート信号に基づいてミ
   ュートしながらオーディオ信号を復号する手段とを備え
   ることを特徴とする衛星放送受信機のオーディオデータ
   復号装置。