JPH0690654B2 - 中間電位発生回路 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は高電圧電源および低電圧電源が発生する各電圧
の中間レベルの電圧を発生する中間電位発生回路に関す
るものである。

（ロ）従来の技術 第４図は、従来より用いられている中間電位発生回路の
回路図である。すなわち電源間に直列接続の抵抗R1,R2
を設け、該抵抗に電流ｉを流すことによって、抵抗分割
による中間電位を得るものである。

第５図は、第４図の回路をトランジスタを用いて構成し
た中間電位発生回路である。なお、T3,T4は深いディプ
レッショントランジスタである。

（ハ）発明が解決しようとする問題点 ところで、従来例の中間電位発生回路によれば抵抗に電
流を流すことによって抵抗分割電圧が得られるものであ
るから、所定の中間電圧を得るためには電流を流し続け
なければならない。このため、消費電力が増大するとい
う問題点がある。

本発明はかかる従来の問題点に鑑みてなされたものであ
り、消費電力の少ない中間電位発生回路の提供を目的と
する。

（ニ）問題点を解決するための手段 本発明の中間電位発生回路は、Ｎチャネル型FETと、該
Ｎチャネル型FETに直列接続されたＰチャネル型FETと、
閾値電圧V_T1の第１のインバータT1と、閾値電圧V_T2（V
_T2＞V_T1）の第２のインバータT2とを有し、 前記Ｎチャネル型FETとＰチャネル型FETとの共通接続点
と前記第1,第２のインバータの入力とが接続され、該第
１のインバータの出力とＮチャネル型FETのゲートが接
続され、該第２のインバータの出力とＰチャネル型FET
のゲートが接続されていることを特徴としている。

（ホ）作用 Ｎチャネル型FETとＰチャネル型FETの共通接続点の電位
V_XがV_T2よりも高いときにはV_X＞V_T2＞V_T1となるので、T
1,T2の出力がＬレベルとなる。これによりＰチャネル型
FETがオン、Ｎチャネル型FETがオフとなるので、V_Xの電
位が下がってくる。

また、V_XがV_T1よりも低いときには、V_X＜V_T1＜V_T2とな
るので、T1,T2の出力がＨレベルとなる。これにより、
Ｐチャネル型FETがオフ、Ｎチャネル型FETがオンとなる
ので、V_Xの電位が上昇してくる。

いずれにしても、V_Xの電位は中間のレベルの方へ移行す
る。そして、V_Xの電位がV_T1＜V_X＜T_T2になると、T1の出
力がＬレベル、T2の出力がＨレベルとなるので、Ｎチャ
ネル型FETおよびＰチャネル型FETの両方ともがオフす
る。この場合、上記二つのFETの共通接続点は電源V_DD及
びV_SSから切り放された状態となる。しかし、かかる共
通接続点と電源V_DD及びV_SSの間には、必ず寄生容量が存
在するので、この寄生容量にV_Xの電位に応じた電荷が蓄
積されることにより、V_Xの電位が定まる。このようにし
て、V_Xは所定の中間電位に設定される。この中間電位に
設定された状態ではＮチャネル型FETとＰチャネル型FET
の双方がオフであから、定常状態で電源間に貫通電流が
流れるのを防止できる。

（ヘ）実施例 次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係る中間電位発生回路の
回路図である。

第１図において、N1はエンハンスメント型のＮチャネル
FETであり、ドレインはV_DD電源に接続されている。P1は
エンハンスメント型のＰチャネルFETであり、ソースはN
1のドレインに、ドレインはV_SS電源に接続されている。

T1はインバータであり、その入力はP1とN1の共通接続点
に接続され、出力はN1のゲートに接続されている。また
T2もインバータであり、その入力はP1とN1の共通接続点
に接続され、出力はP1のゲートに接続されている。

なお、第２図に示すように、T1の閾値電圧V_T1とT2の閾
値電圧V_T2との間にはV_T1＜V_T2の関係がある。

次に本発明の実施例回路の動作について説明する。

いま、共通接続点の電圧V_XがV_X＜V_T1＜V_T2であるとす
る。すなわち、T1,T2の入力はＬレベルであるからそれ
らの出力は共にＨレベルとなる。これによりN1はオン、
N2はオフとなるから、V_Xの電圧は上昇する。

また共通接続点の電圧V_XがV_X＞V_T1＞V_T2のとき、T1,T2
の入力はＨレベルであるからそれらの出力は共にＬレベ
ルとなる。これによりN1はオフ、N2はオンとなるから、
V_Xの電圧は下降する。

そしてV_Xの電圧がV_T1＜V_X＜V_T2になると、T1の入力がＨ
レベル、T2の入力がＬレベルになる。これによりT1の出
力がＬレベル、T2の出力がＨレベルとなるので、N1とP1
は共にオフとなる。

この場合、上記二つのFETの共通接続点は電源V_DD及びV
_SSから切り放された状態となる。しかし、かかる共通接
続点と電源V_DD及びV_SSの間には、必ず寄生容量が存在す
るので、この寄生容量にV_Xの電位に応じた電荷が蓄積さ
れることにより、V_Xの電位が定まる。

このようにして、V_Xの電圧はV_T1＜V_X＜V_T2を満たす中間
電圧に設定される。このときN1とP1は共にオフであるか
ら、定常状態では電源間を貫通する電流はほぼゼロであ
る。このため、消費電力も極めて低減化される。

なお、中間電圧はV_T1とV_T2との間に設定されるので、V
_T1とV_T2とを近付けるほど高精度の中間電圧を得ること
ができる。

第３図は本発明の他の実施例回路図である。図のよう
に、N1のドレインは必ずしも電源V_DDに直接接続されて
いる必要はなく、またP1のソースも電源V_SSに直接接続
されている必要はない。この回路においても、中間電位
V_MはV_T1＞V_M＞V_T2により一義的に定めることができる。

（ト）発明の効果 以上説明したように、本発明によれば直列接続されたＮ
チャネル型FETとＰチャネル型FETとが共にオフ状態のと
きに中間電圧が得られるので、従来に比べて極めて低消
費電力化が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例に係る中間電位発生回路を説明
する回路図、 第２図は本発明の実施例回路に用いられるインバータの
入出力特性図、 第３図は本発明の他の実施例に係る中間電位発生回路を
説明する回路図、 第４図，第５図は従来例に係る中間電位発生回路を説明
する回路図である。 N1……エンハンスメント型ＮチャネルFET、 P1……エンハンスメント型ＰチャネルFET、 T1,T2……インバータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】V_DD電源とV_SS電源の間にこの順に直列接続
   されたＮチャネル型FETおよびＰチャネル型FFTと、閾値
   電圧V_T1の第１のインバータT1と、閾値電圧V_T2（V_T2＞T
   _T1）の第２のインバータT2とを有し、前記Ｎチャネル型
   FETとＰチャネル型FETとの共通接続点と前記第1,第２の
   インバータの入力とが接続され、該第１のインバータの
   出力とＮチャネル型FETのゲートが接続され、該第２の
   インバータの出力とＰチャネル型FETのゲートが接続さ
   れて成り、前記Ｎチャネル型FETとＰチャネル型FETとが
   共にオフのときに前記共通接続点の電圧V_Xが所定の中間
   電位（V_T1＜V_X＜V_T2）に設定されることを特徴とする中
   間電位発生回路。