JPH10247690A - 低電圧動作発振器 - Google Patents
低電圧動作発振器Info
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- JPH10247690A JPH10247690A JP10002931A JP293198A JPH10247690A JP H10247690 A JPH10247690 A JP H10247690A JP 10002931 A JP10002931 A JP 10002931A JP 293198 A JP293198 A JP 293198A JP H10247690 A JPH10247690 A JP H10247690A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- H03K3/01—Details
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【課題】 低い電源電圧で機能するＣＭＯＳ技法で実現
される発振器を提供すること。 【解決手段】 この発振器は、その少なくともいくつか
のトランジスタ（Ｍ２、Ｍ４、Ｍ６）のソース・タブ間
接合（Ｓ−Ｂ）を順方向にバイアスする手段（Ｌ１、Ｌ
２）と、この接合（Ｓ−Ｂ）を通過する電流を制限する
手段（Ｒ１、Ｒ３）とを含む。このアセンブリには、ト
ランジスタのしきい値、特に基板と同じ導電型のトラン
ジスタのしきい値を下げる効果がある。応用分野は、特
に、単一の光起電力セルによって給電されるようになさ
れた電子時計である。
される発振器を提供すること。 【解決手段】 この発振器は、その少なくともいくつか
のトランジスタ（Ｍ２、Ｍ４、Ｍ６）のソース・タブ間
接合（Ｓ−Ｂ）を順方向にバイアスする手段（Ｌ１、Ｌ
２）と、この接合（Ｓ−Ｂ）を通過する電流を制限する
手段（Ｒ１、Ｒ３）とを含む。このアセンブリには、ト
ランジスタのしきい値、特に基板と同じ導電型のトラン
ジスタのしきい値を下げる効果がある。応用分野は、特
に、単一の光起電力セルによって給電されるようになさ
れた電子時計である。
Description
【０００１】
【発明の属する技術分野】本発明は、非常に低い電源電
圧で動作する発振器に関する。
圧で動作する発振器に関する。
【０００２】さらに詳細には、本発明は、０．４ないし
０．５Ｖ以下の電圧を有するエネルギー源からくる電圧
によって給電されるＣＭＯＳ技術発振器に関する。
０．５Ｖ以下の電圧を有するエネルギー源からくる電圧
によって給電されるＣＭＯＳ技術発振器に関する。
【０００３】
【従来の技術】そのようなエネルギー源は、例えば光起
電力セルから形成され、いくつかの場合、そのうちのた
だ１つが同じ装置内で使用される。例えば、コストおよ
び美観のために、ただ１つの単一光起電力源を備えるこ
とが有利なソーラ・ウォッチなど、いくつかの時計の場
合がそうである。
電力セルから形成され、いくつかの場合、そのうちのた
だ１つが同じ装置内で使用される。例えば、コストおよ
び美観のために、ただ１つの単一光起電力源を備えるこ
とが有利なソーラ・ウォッチなど、いくつかの時計の場
合がそうである。
【０００４】しかしながら、そのような用途では、装置
の動作を保証する集積回路の構成要素の電源電圧を少な
くとも１Ｖにしなければならず、したがって昇圧器を使
用して、光起電力源の約０．４Ｖの電圧を、一般に約
１．２ないし１．３Ｖの電圧に変換しなければならな
い。そのような昇圧器は、短絡と大容量アキュムレータ
とへ交互に切り替えられる誘導コイルを含んでいると有
利である。切替は、発振器によって駆動される。したが
って、この発振器は、装置が暗黒中に長時間置かれた後
でも始動するように、単一光起電力源のそれよりも高く
ならない電源電圧で機能することができなければならな
い。
の動作を保証する集積回路の構成要素の電源電圧を少な
くとも１Ｖにしなければならず、したがって昇圧器を使
用して、光起電力源の約０．４Ｖの電圧を、一般に約
１．２ないし１．３Ｖの電圧に変換しなければならな
い。そのような昇圧器は、短絡と大容量アキュムレータ
とへ交互に切り替えられる誘導コイルを含んでいると有
利である。切替は、発振器によって駆動される。したが
って、この発振器は、装置が暗黒中に長時間置かれた後
でも始動するように、単一光起電力源のそれよりも高く
ならない電源電圧で機能することができなければならな
い。
【０００５】そのような昇圧器および関連する制御回路
に関する詳細については、本出願人の名義による同時係
属の欧州特許出願第９７１００２３８．１号を参照され
たい。ただし、本発明は、上で手短に説明した用途に限
定されるものではなく、逆に、ＣＭＯＳ技術によって得
られた装置内で、使用できる電源電圧が、この装置の集
積回路によって使用されるＭＯＳトランジスタのしきい
電圧よりも低いが、発振器を使用する必要がある場合に
適用することができることに留意されたい。
に関する詳細については、本出願人の名義による同時係
属の欧州特許出願第９７１００２３８．１号を参照され
たい。ただし、本発明は、上で手短に説明した用途に限
定されるものではなく、逆に、ＣＭＯＳ技術によって得
られた装置内で、使用できる電源電圧が、この装置の集
積回路によって使用されるＭＯＳトランジスタのしきい
電圧よりも低いが、発振器を使用する必要がある場合に
適用することができることに留意されたい。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、非常に低い電源電圧で機能するＣＭＯＳ技法に
おいて実現される発振器を提供することである。
目的は、非常に低い電源電圧で機能するＣＭＯＳ技法に
おいて実現される発振器を提供することである。
【０００７】
【課題を解決するための手段】したがって、本発明は、
少なくともいくつかのトランジスタのソース・ドレイン
間接合を順方向にバイアス付与する手段と、この接合を
通過する電流を制限する手段とを含む、非常に低い電源
電圧で機能するＣＭＯＳ技法で実現された発振器であ
る。
少なくともいくつかのトランジスタのソース・ドレイン
間接合を順方向にバイアス付与する手段と、この接合を
通過する電流を制限する手段とを含む、非常に低い電源
電圧で機能するＣＭＯＳ技法で実現された発振器であ
る。
【０００８】これらの特徴のために、発振器を含む少な
くともいくつかのトランジスタは、低いしきい電圧で機
能することができ、したがってそれらの電源電圧を下げ
ることができる。
くともいくつかのトランジスタは、低いしきい電圧で機
能することができ、したがってそれらの電源電圧を下げ
ることができる。
【０００９】本発明の他の特徴および利点は、添付の図
面に関して、例としてのみ行った以下の説明からより明
らかになろう。
面に関して、例としてのみ行った以下の説明からより明
らかになろう。
【００１０】
【発明の実施の形態】図１は、Ｐ型タブ（ウェル）を有
するＮ型基板を使用したＮチャネルＭＯＳトランジスタ
の断面を示す。以下の表記を使用する。Ａ−基板、Ｂ−
タブ、Ｄ−ドレイン、Ｇ−ゲート、Ｓ−ソース、ＶDD−
正の電源接続。そのようなＣＭＯＳトランジスタの理論
から、それを非常に低いしきい値レベルで動作させたい
場合、それを低い反転電界内で動作させれば十分である
ことが分かっている。これは、具体的にはトランジスタ
のサイズ、特にその幅（専門家によってＷで示される）
を適切に決定することによって得られる。このパラメー
タＷを増大させると、周知の式 ＩD＝（ＩO *Ｗ／Ｌ）*ｅｘｐ（ＶG／ｎＵT）*（ｅｘｐ
（−ＶS／ＵT）−ｅｘｐ（ＶD／ＵT）） に従ってドレイン電流ＩDが増大する。上式で、 Ｗ−トランジスタの幅 Ｌ−トランジスタの長さ ＶG−ゲート電圧 ＶS−ソース電圧 ＶD−ドレイン電圧 ＵT−熱力学電圧
するＮ型基板を使用したＮチャネルＭＯＳトランジスタ
の断面を示す。以下の表記を使用する。Ａ−基板、Ｂ−
タブ、Ｄ−ドレイン、Ｇ−ゲート、Ｓ−ソース、ＶDD−
正の電源接続。そのようなＣＭＯＳトランジスタの理論
から、それを非常に低いしきい値レベルで動作させたい
場合、それを低い反転電界内で動作させれば十分である
ことが分かっている。これは、具体的にはトランジスタ
のサイズ、特にその幅（専門家によってＷで示される）
を適切に決定することによって得られる。このパラメー
タＷを増大させると、周知の式 ＩD＝（ＩO *Ｗ／Ｌ）*ｅｘｐ（ＶG／ｎＵT）*（ｅｘｐ
（−ＶS／ＵT）−ｅｘｐ（ＶD／ＵT）） に従ってドレイン電流ＩDが増大する。上式で、 Ｗ−トランジスタの幅 Ｌ−トランジスタの長さ ＶG−ゲート電圧 ＶS−ソース電圧 ＶD−ドレイン電圧 ＵT−熱力学電圧
【００１１】上式から、ドレイン電流ＩD は、パラメー
タＷを増大させることによって増大するだけでなく、電
圧ＶSを増大させることによっても増大し、電圧ＶGおよ
びＶDは、使用できる電源電圧ＶDD−ＶSSによって決定
されることが分かる。
タＷを増大させることによって増大するだけでなく、電
圧ＶSを増大させることによっても増大し、電圧ＶGおよ
びＶDは、使用できる電源電圧ＶDD−ＶSSによって決定
されることが分かる。
【００１２】図１はまた、Ｐ型タブを有するＮ型基板技
法を使用したＮチャネル・トランジスタが、ソースＳと
ベースＢの間に接続されたダイオードＤP と、コレクタ
が基板Ａによって形成され、エミッタがソースＳによっ
て形成され、ベースがタブＢによって形成されるバイポ
ーラ・トランジスタＱN とによって記号化される寄生要
素を有することを示す。これらの寄生要素のために、Ｃ
ＭＯＳ集積回路の設計者は、これらの寄生要素内の電流
が大きくなることを回避するために電圧ＶSを正の値ま
たはゼロに維持しなければならない。
法を使用したＮチャネル・トランジスタが、ソースＳと
ベースＢの間に接続されたダイオードＤP と、コレクタ
が基板Ａによって形成され、エミッタがソースＳによっ
て形成され、ベースがタブＢによって形成されるバイポ
ーラ・トランジスタＱN とによって記号化される寄生要
素を有することを示す。これらの寄生要素のために、Ｃ
ＭＯＳ集積回路の設計者は、これらの寄生要素内の電流
が大きくなることを回避するために電圧ＶSを正の値ま
たはゼロに維持しなければならない。
【００１３】本発明は、ソースＳに印加される電圧より
も高い電圧をタブＢに印加し、同時にソースＳとタブＢ
との接合内の電流をある一定の値に制限する手段を備え
ることによって、ソースＳとベースＢとの接合（すなわ
ちダイオードＤP ）のバイアス付与がある一定のレベル
まで可能になるという概念に基づく。
も高い電圧をタブＢに印加し、同時にソースＳとタブＢ
との接合内の電流をある一定の値に制限する手段を備え
ることによって、ソースＳとベースＢとの接合（すなわ
ちダイオードＤP ）のバイアス付与がある一定のレベル
まで可能になるという概念に基づく。
【００１４】この概念の実施の原理を示すアセンブリを
図２に示す。図２は、図１に示されるトランジスタＴN
が、タブＢが電圧ＶDDに接続され、ソースＳが、この場
合抵抗ＲA である電流制限手段を介して、電圧ＶSSに接
続されることを示す。図３に、電流制限手段が、タブＢ
と電圧ＶDDの間に接続された抵抗ＲB によって構成され
るこのアセンブリの代替例を示す。
図２に示す。図２は、図１に示されるトランジスタＴN
が、タブＢが電圧ＶDDに接続され、ソースＳが、この場
合抵抗ＲA である電流制限手段を介して、電圧ＶSSに接
続されることを示す。図３に、電流制限手段が、タブＢ
と電圧ＶDDの間に接続された抵抗ＲB によって構成され
るこのアセンブリの代替例を示す。
【００１５】Ｎ型基板およびＰ型タブを有するＣＭＯＳ
技法では、Ｐチャネル・トランジスタのタブは、実際、
図１の基板Ａなどの基板である。この基板は、全回路に
対して共通であり、最も正の電圧（ＶDD）に接続され
る。これらの状態では、ソースを基板の電圧よりも高い
電圧にバイアスすることはできない。この技法では、Ｐ
型トランジスタのしきい値電圧は一般にＮ型トランジス
タのそれよりもはるかに低いのでこれは大きな不便では
ない。したがって、この場合、電源電圧が低い場合、Ｐ
型トランジスタに関連する特定の対策を講じる必要はな
い。
技法では、Ｐチャネル・トランジスタのタブは、実際、
図１の基板Ａなどの基板である。この基板は、全回路に
対して共通であり、最も正の電圧（ＶDD）に接続され
る。これらの状態では、ソースを基板の電圧よりも高い
電圧にバイアスすることはできない。この技法では、Ｐ
型トランジスタのしきい値電圧は一般にＮ型トランジス
タのそれよりもはるかに低いのでこれは大きな不便では
ない。したがって、この場合、電源電圧が低い場合、Ｐ
型トランジスタに関連する特定の対策を講じる必要はな
い。
【００１６】図４に、Ｎ型タブおよびＰ型トランジスタ
ＴP’およびＮ型トランジスタＴN’を有するＰ型基板内
のＣＭＯＳ技法の隣接する２つのトランジスタの断面を
示す。ここで、上述の相補形の場合に関する注意が、電
圧の極性を反転させた状態にも適用できる。さらに、こ
の場合、トランジスタの寸法は、電荷キャリヤの移動度
が非対称であり、Ｐ型チャネル・トランジスタの場合よ
りもＮ型チャネル・トランジスタの場合のほうが大きい
ために同じではない。
ＴP’およびＮ型トランジスタＴN’を有するＰ型基板内
のＣＭＯＳ技法の隣接する２つのトランジスタの断面を
示す。ここで、上述の相補形の場合に関する注意が、電
圧の極性を反転させた状態にも適用できる。さらに、こ
の場合、トランジスタの寸法は、電荷キャリヤの移動度
が非対称であり、Ｐ型チャネル・トランジスタの場合よ
りもＮ型チャネル・トランジスタの場合のほうが大きい
ために同じではない。
【００１７】したがって、図４によるトランジスタＴP'
の例を図５に示す。そのタブＢは、抵抗ＲCを介して電
位ＶSSに接続される。抵抗ＲCは、電流制限手段の一部
を形成し、タブＢと電位ＶSSの間に接続される。これら
の電流制限手段の第２の部分は、電位ＶDDとこのＰ型ト
ランジスタＴP'のソースとの間に接続された他の抵抗Ｒ
Dによって形成される。
の例を図５に示す。そのタブＢは、抵抗ＲCを介して電
位ＶSSに接続される。抵抗ＲCは、電流制限手段の一部
を形成し、タブＢと電位ＶSSの間に接続される。これら
の電流制限手段の第２の部分は、電位ＶDDとこのＰ型ト
ランジスタＴP'のソースとの間に接続された他の抵抗Ｒ
Dによって形成される。
【００１８】図６に、抵抗ＲC の代わりに、タブＢと電
位ＶSSの間に順方向に接続されたダイオードＤAを使用
した、図５のアセンブリの代替例を示す。
位ＶSSの間に順方向に接続されたダイオードＤAを使用
した、図５のアセンブリの代替例を示す。
【００１９】また、本発明の概念は、これら２つのタイ
プの各トランジスタが同じ基板内で個々のタブ内に配置
されるいわゆるツインウェル技術にも適用できる。した
がって、これらのトランジスタに対して電流制限手段を
実施する様々な可能性を示すそれぞれ図７、図８、図９
に示される図に従って２つのタイプのタブをバイアスす
ることができる。これらの手段は、それぞれ抵抗ＲFと
ＲG、ＲHとＲI、ＲJ とＲKによって形成される。
プの各トランジスタが同じ基板内で個々のタブ内に配置
されるいわゆるツインウェル技術にも適用できる。した
がって、これらのトランジスタに対して電流制限手段を
実施する様々な可能性を示すそれぞれ図７、図８、図９
に示される図に従って２つのタイプのタブをバイアスす
ることができる。これらの手段は、それぞれ抵抗ＲFと
ＲG、ＲHとＲI、ＲJ とＲKによって形成される。
【００２０】図１０に、上述の概念に基づいて考案され
た発振器の実施形態の一例を示す。しきい値電圧を下げ
るようになされた図は、図５のそれと同じである。ただ
し、抵抗ＲC を省略してある。使用されているトランジ
スタの構造の構成は、図４のそれと同じである。
た発振器の実施形態の一例を示す。しきい値電圧を下げ
るようになされた図は、図５のそれと同じである。ただ
し、抵抗ＲC を省略してある。使用されているトランジ
スタの構造の構成は、図４のそれと同じである。
【００２１】この発振器のために選択された概念は、縦
続接続された３つのインバータＩ１、Ｉ２、Ｉ３を含む
リング発振器の図である。各インバータは、それぞれ２
つの相補形トランジスタＭ１〜Ｍ２、Ｍ３〜Ｍ４、Ｍ５
〜Ｍ６を関連させることによって得られる。各インバー
タにおいて、トランジスタのソース・ドレイン間経路
は、互いに直列に接続され、かつそれらが、電圧ＶSSが
印加される電圧電源線Ｌ１と電圧ＶSを有する電圧電源
線Ｌ２との間に接続されている。
続接続された３つのインバータＩ１、Ｉ２、Ｉ３を含む
リング発振器の図である。各インバータは、それぞれ２
つの相補形トランジスタＭ１〜Ｍ２、Ｍ３〜Ｍ４、Ｍ５
〜Ｍ６を関連させることによって得られる。各インバー
タにおいて、トランジスタのソース・ドレイン間経路
は、互いに直列に接続され、かつそれらが、電圧ＶSSが
印加される電圧電源線Ｌ１と電圧ＶSを有する電圧電源
線Ｌ２との間に接続されている。
【００２２】トランジスタＭ１およびＭ２のゲートは、
フィードバック・ループによってトランジスタＭ５およ
びＭ６の共通のドレイン接続であるノードＮ３に接続さ
れる。トランジスタＭ１およびＭ２の共通のドレイン接
続は、トランジスタＭ３およびＭ４の各ゲートに接続さ
れるノードＮ１を形成する。トランジスタＭ３およびＭ
４の共通のドレイン接続は、トランジスタＭ５およびＭ
６の各ゲートに接続されるノードＮ２を形成する。
フィードバック・ループによってトランジスタＭ５およ
びＭ６の共通のドレイン接続であるノードＮ３に接続さ
れる。トランジスタＭ１およびＭ２の共通のドレイン接
続は、トランジスタＭ３およびＭ４の各ゲートに接続さ
れるノードＮ１を形成する。トランジスタＭ３およびＭ
４の共通のドレイン接続は、トランジスタＭ５およびＭ
６の各ゲートに接続されるノードＮ２を形成する。
【００２３】ノードＮ１、Ｎ２、Ｎ３はさらに、それぞ
れコンデンサＣ１、Ｃ２、Ｃ３を介して電圧電源線Ｌ１
に接続される。
れコンデンサＣ１、Ｃ２、Ｃ３を介して電圧電源線Ｌ１
に接続される。
【００２４】このアセンブリのＰ型トランジスタのタブ
Ｂはすべて、電源線Ｌ１に接続される線Ｌ３に接続され
る。さらに、線Ｌ２は、抵抗Ｒ１を介して電源ＶDDに接
続される。抵抗Ｒ１は、本発明の場合、アセンブリの３
つのすべてのトランジスタＭ２、Ｍ４、Ｍ６用の電流制
限手段の働きをする。電圧安定化コンデンサＣ４は、線
Ｌ１およびＬ２を互いに接続する。
Ｂはすべて、電源線Ｌ１に接続される線Ｌ３に接続され
る。さらに、線Ｌ２は、抵抗Ｒ１を介して電源ＶDDに接
続される。抵抗Ｒ１は、本発明の場合、アセンブリの３
つのすべてのトランジスタＭ２、Ｍ４、Ｍ６用の電流制
限手段の働きをする。電圧安定化コンデンサＣ４は、線
Ｌ１およびＬ２を互いに接続する。
【００２５】抵抗Ｒ１とコンデンサＣ４の組合せは、わ
ずかに発振器の出力（ノードＮ３）における振幅をやや
小さくする。ある場合、特に発振器を昇圧器によって制
御しなければならない上述の用途の場合、Ｎチャネル・
トランジスタＭ７および抵抗Ｒ２によって形成されたレ
ベルシフト回路を、また、Ｎチャネル・トランジスタＭ
８およびＰチャネル・トランジスタＭ９から形成された
駆動回路を、このアセンブリに追加することが望まし
い。
ずかに発振器の出力（ノードＮ３）における振幅をやや
小さくする。ある場合、特に発振器を昇圧器によって制
御しなければならない上述の用途の場合、Ｎチャネル・
トランジスタＭ７および抵抗Ｒ２によって形成されたレ
ベルシフト回路を、また、Ｎチャネル・トランジスタＭ
８およびＰチャネル・トランジスタＭ９から形成された
駆動回路を、このアセンブリに追加することが望まし
い。
【００２６】トランジスタＭ７のゲートはノードＮ３に
接続され、そのソース・ドレイン間経路は、抵抗Ｒ２に
直列に接続されて端子ＶDDと線Ｌ１の間で接続される。
両者の接続点はノードＮ４を形成する。
接続され、そのソース・ドレイン間経路は、抵抗Ｒ２に
直列に接続されて端子ＶDDと線Ｌ１の間で接続される。
両者の接続点はノードＮ４を形成する。
【００２７】駆動回路のトランジスタＭ８およびＭ９の
各ゲートは、互いに接続され、かつノードＮ４に接続さ
れる。それらのソース・ドレイン間経路は、端子ＶDDと
線Ｌ１の間で直列に接続される。トランジスタＭ８およ
びＭ９の各ドレインは、アセンブリの出力ＳOUT を構成
する。さらに、トランジスタＭ９のタブは、コンデンサ
Ｃ５に並列に接続された抵抗Ｒ３を介して線Ｌ１に接続
されることに留意されたい。この接続は、トランジスタ
Ｍ９のタブ・ソース間接合をバイアスし、それによりト
ランジスタＭ２、Ｍ４、Ｍ６の場合と同様にそのしきい
値が下がる。
各ゲートは、互いに接続され、かつノードＮ４に接続さ
れる。それらのソース・ドレイン間経路は、端子ＶDDと
線Ｌ１の間で直列に接続される。トランジスタＭ８およ
びＭ９の各ドレインは、アセンブリの出力ＳOUT を構成
する。さらに、トランジスタＭ９のタブは、コンデンサ
Ｃ５に並列に接続された抵抗Ｒ３を介して線Ｌ１に接続
されることに留意されたい。この接続は、トランジスタ
Ｍ９のタブ・ソース間接合をバイアスし、それによりト
ランジスタＭ２、Ｍ４、Ｍ６の場合と同様にそのしきい
値が下がる。
【００２８】また、図１０において、図４の断面内に示
されるトランジスタＱP に対応する寄生トランジスタＱ
１およびＱ２が示されていることに留意されたい。トラ
ンジスタＱ１は、トランジスタＭ２、Ｍ４、Ｍ６のこれ
らのタブ・ソース間接合に並列に接続されたダイオード
の働きをするので、厄介ではない。
されるトランジスタＱP に対応する寄生トランジスタＱ
１およびＱ２が示されていることに留意されたい。トラ
ンジスタＱ１は、トランジスタＭ２、Ｍ４、Ｍ６のこれ
らのタブ・ソース間接合に並列に接続されたダイオード
の働きをするので、厄介ではない。
【００２９】トランジスタＱ２は、線Ｌ１と端子ＶDDの
間で直接導通経路を構成する。したがって、状況によっ
て電圧ＶDDＶ−ＶSSが０．６Ｖよりも上昇した場合の用
心に補助Ｐ型トランジスタＭ１０を備えることが好まし
い。実際、このトランジスタＱ２の電流は、電源電圧が
低い、０．５Ｖより低い場合にはあまり大きくない。し
かし、電圧が高くなると、この電流は急激に増大する。
間で直接導通経路を構成する。したがって、状況によっ
て電圧ＶDDＶ−ＶSSが０．６Ｖよりも上昇した場合の用
心に補助Ｐ型トランジスタＭ１０を備えることが好まし
い。実際、このトランジスタＱ２の電流は、電源電圧が
低い、０．５Ｖより低い場合にはあまり大きくない。し
かし、電圧が高くなると、この電流は急激に増大する。
【００３０】トランジスタＭ１０のソース・ドレイン間
経路は、端子ＶDDと線Ｌ１の間で抵抗Ｒ３に直列に接続
され、そのゲートも線Ｌ１に接続される。このトランジ
スタＭ１０のドレインと抵抗Ｒ３の間にあるノードＮ５
は、トランジスタＭ９のタブＢに接続される。トランジ
スタＭ１０のタブＢは、端子ＶDDに接続される。電圧Ｖ
DDがトランジスタＭ１０の導通しきい値よりも高くなる
とすぐに、トランジスタＭ９のタブが端子ＶDDに接続さ
れ、したがってトランジスタＱ２の導通が抑止される。
経路は、端子ＶDDと線Ｌ１の間で抵抗Ｒ３に直列に接続
され、そのゲートも線Ｌ１に接続される。このトランジ
スタＭ１０のドレインと抵抗Ｒ３の間にあるノードＮ５
は、トランジスタＭ９のタブＢに接続される。トランジ
スタＭ１０のタブＢは、端子ＶDDに接続される。電圧Ｖ
DDがトランジスタＭ１０の導通しきい値よりも高くなる
とすぐに、トランジスタＭ９のタブが端子ＶDDに接続さ
れ、したがってトランジスタＱ２の導通が抑止される。
【００３１】上述の図の変形では、トランジスタＭ２、
Ｍ４、Ｍ６の電流制限手段は、トランジスタＭ９の場合
に行ったように、それらのタブＢと線Ｌ１の間に接続さ
れる。この場合、レベルシフト・トランジスタＭ７の使
用を回避することができる。ただし、電源電圧が０．４
Ｖと０．６Ｖの間で変化する場合、この場合、発振器の
周波数が非常に急激に（一般に７５倍）変化するので、
そのような変形を使用する必要はほとんどない。一方、
図１０に示されるアセンブリの場合、この周波数の変化
は、電源電圧の同じ変化に対して４倍未満になる。
Ｍ４、Ｍ６の電流制限手段は、トランジスタＭ９の場合
に行ったように、それらのタブＢと線Ｌ１の間に接続さ
れる。この場合、レベルシフト・トランジスタＭ７の使
用を回避することができる。ただし、電源電圧が０．４
Ｖと０．６Ｖの間で変化する場合、この場合、発振器の
周波数が非常に急激に（一般に７５倍）変化するので、
そのような変形を使用する必要はほとんどない。一方、
図１０に示されるアセンブリの場合、この周波数の変化
は、電源電圧の同じ変化に対して４倍未満になる。
【００３２】明らかに、図６ないし図９に示す解決策
も、発振器を実現するために使用することができる。
も、発振器を実現するために使用することができる。
【００３３】図６の構成は、図１０のノードＮ３におい
て得られる信号の振幅に対して１５〜２０％の増大が得
られるので有利であることに留意されたい。
て得られる信号の振幅に対して１５〜２０％の増大が得
られるので有利であることに留意されたい。
【００３４】図１１に、図１０の回路のいくつかの点に
おいて得られる信号のいくつかの波形ａ、ｂ、ｃを時間
の関数として示す。
おいて得られる信号のいくつかの波形ａ、ｂ、ｃを時間
の関数として示す。
【図１】Ｎ型基板およびＰ型タブを有する技法のＮチャ
ネル・トランジスタの概略断面図である。
ネル・トランジスタの概略断面図である。
【図２】図１に示されるトランジスタのタブ・バイアス
付与図である。
付与図である。
【図３】図１に示されるトランジスタのタブ・バイアス
付与図である。
付与図である。
【図４】Ｐ型基板およびＮ型タブの技法におけるそれぞ
れＰチャネルおよびＮチャネルである２つのトランジス
タの断面図である。
れＰチャネルおよびＮチャネルである２つのトランジス
タの断面図である。
【図５】タブ・バイアス付与を保証する他の可能なアセ
ンブリの図である。
ンブリの図である。
【図６】タブ・バイアス付与を保証する他の可能なアセ
ンブリの図である。
ンブリの図である。
【図７】タブ・バイアス付与を保証する他の可能なアセ
ンブリの図である。
ンブリの図である。
【図８】タブ・バイアス付与を保証する他の可能なアセ
ンブリの図である。
ンブリの図である。
【図９】タブ・バイアス付与を保証する他の可能なアセ
ンブリの図である。
ンブリの図である。
【図１０】本発明の概念によって得られる発振器の図で
ある。
ある。
【図１１】図１０に示される発振器内に現れるいくつか
の信号を示す図である。
の信号を示す図である。
Ａ 基板 Ｂ タブ Ｃ１ コンデンサ Ｃ２ コンデンサ Ｃ３ コンデンサ Ｃ４ 電圧安定化コンデンサ ＤA ダイオード ＤP ダイオード Ｇ ゲート Ｉ１ インバータ Ｉ２ インバータ Ｉ３ インバータ
Claims (13)
- 【請求項１】 少なくともいくつかのトランジスタ（Ｍ
２、Ｍ４、Ｍ６）のソース・タブ間接合（Ｓ−Ｂ）を順
方向にバイアスする手段（Ｌ１、Ｌ２）と、この接合
（Ｓ−Ｂ）を通過する電流を制限する手段（Ｒ１、Ｒ
３；ＲA〜ＲK、ＤP）とを含むことを特徴とする、非常
に低い電源電圧で機能するＣＭＯＳ技法で実現された発
振器。 - 【請求項２】 前記電流制限手段（Ｒ１、Ｒ３；ＲA〜
ＲK、ＤP ）が、発振器の電源端子（ＶDD、ＶSS）間で
前記バイアス付与手段に対して直列に接続された少なく
とも１つの抵抗を含むことを特徴とする請求項１に記載
の発振器。 - 【請求項３】 単一の抵抗（ＲA、ＲC、ＲL、ＲH、Ｒ
１）がトランジスタ（ＴN、ＴP’）のソース（Ｓ）に接
続されることを特徴とする請求項２に記載の発振器。 - 【請求項４】 ２つの抵抗（ＲJ、ＲD）がそれぞれ前記
トランジスタ（ＴP’）のソース（Ｓ）とタブ（Ｂ）に
接続されることを特徴とする請求項３に記載の発振器。 - 【請求項５】 前記電流制限手段がダイオード（Ｄａ）
を含むことを特徴とする請求項１ないし４のいずれか一
項に記載の発振器。 - 【請求項６】 前記電流制限手段（Ｒ１）が同じ導電型
の複数のトランジスタ（Ｍ２、Ｍ４、Ｍ６）について同
じであることを特徴とする請求項１ないし５のいずれか
一項に記載の発振器。 - 【請求項７】 前記電流制限手段（Ｒ１）が発振器の電
源端子（ＶDD、ＶSS）間でコンデンサ（Ｃ４）に対して
直列に接続されることを特徴とする請求項６に記載の発
振器。 - 【請求項８】 縦続接続され、フィードバック・ループ
を形成し、それぞれ一対の相補形トランジスタ（Ｍ１〜
Ｍ２、Ｍ３〜Ｍ４、Ｍ５〜Ｍ６）によって形成された３
つのインバータ（Ｉ１、Ｉ２、Ｉ３）を含むことを特徴
とする請求項１ないし７のいずれか一項に記載の発振
器。 - 【請求項９】 一対の各相補形トランジスタごとに、基
板と同じ導電型のトランジスタのソース・タブ間接合が
順方向にバイアスされることを特徴とする請求項８に記
載の発振器。 - 【請求項１０】 前記インバータの最後のインバータ
（Ｉ３）が、発振器の出力および振幅が増大するように
レベルシフト・アセンブリ（Ｍ７、Ｒ２）に接続される
ことを特徴とする請求項８または９のいずれか一項に記
載の発振器。 - 【請求項１１】 発振器の出力電流を増大させる駆動回
路（Ｍ８、Ｍ９、Ｍ１０）をさらに含むことを特徴とす
る請求項８ないし１０のいずれか一項に記載の発振器。 - 【請求項１２】 前記駆動回路が一対の相補形トランジ
スタ（Ｍ８、Ｍ９）を含み、その少なくとも一方のトラ
ンジスタ（Ｍ９）が順方向にバイアスされるソース・タ
ブ間接合を有することを特徴とする請求項１１に記載の
発振器。 - 【請求項１３】 前記端子（ＶDD、ＶSS）の両端間の電
源電圧が所定の値を超えたときに駆動回路（Ｍ８、Ｍ
９、Ｍ１０）のトランジスタの前記順方向バイアス付与
を不能にする切替トランジスタ（Ｍ１０）をさらに含む
ことを特徴とする請求項１２に記載の発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH0032/97 | 1997-01-09 | ||
| CH00032/97A CH691018A5 (fr) | 1997-01-09 | 1997-01-09 | Oscillateur fonctionnant avec une faible tension d'alimentation. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247690A true JPH10247690A (ja) | 1998-09-14 |
Family
ID=4177809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10002931A Pending JPH10247690A (ja) | 1997-01-09 | 1998-01-09 | 低電圧動作発振器 |
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| Country | Link |
|---|---|
| US (1) | US5936477A (ja) |
| JP (1) | JPH10247690A (ja) |
| CN (1) | CN1132304C (ja) |
| CH (1) | CH691018A5 (ja) |
| SG (1) | SG55444A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007060722A (ja) * | 1999-09-13 | 2007-03-08 | Renesas Technology Corp | 半導体集積回路装置 |
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| US20060185727A1 (en) * | 2004-12-29 | 2006-08-24 | Isg Technologies Llc | Converter circuit and technique for increasing the output efficiency of a variable power source |
| CN113162616A (zh) * | 2021-01-14 | 2021-07-23 | 温州大学 | 一种环形振荡器 |
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| US4388536A (en) * | 1982-06-21 | 1983-06-14 | General Electric Company | Pulse generator for IC fabrication |
| US5017811A (en) * | 1989-10-27 | 1991-05-21 | Rockwell International Corporation | CMOS TTL input buffer using a ratioed inverter with a threshold voltage adjusted N channel field effect transistor |
| US5239274A (en) * | 1992-05-26 | 1993-08-24 | Digital Equipment Corporation | Voltage-controlled ring oscillator using complementary differential buffers for generating multiple phase signals |
| US5302920A (en) * | 1992-10-13 | 1994-04-12 | Ncr Corporation | Controllable multi-phase ring oscillators with variable current sources and capacitances |
-
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- 1997-12-23 US US08/996,512 patent/US5936477A/en not_active Expired - Fee Related
- 1997-12-29 SG SG1997004711A patent/SG55444A1/en unknown
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1998
- 1998-01-09 CN CN98104159.0A patent/CN1132304C/zh not_active Expired - Fee Related
- 1998-01-09 JP JP10002931A patent/JPH10247690A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007060722A (ja) * | 1999-09-13 | 2007-03-08 | Renesas Technology Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1132304C (zh) | 2003-12-24 |
| CH691018A5 (fr) | 2001-03-30 |
| CN1199278A (zh) | 1998-11-18 |
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