JPH0690699B2 - 割込インタフェース回路 - Google Patents

割込インタフェース回路

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JPH0690699B2
JPH0690699B2 JP60045017A JP4501785A JPH0690699B2 JP H0690699 B2 JPH0690699 B2 JP H0690699B2 JP 60045017 A JP60045017 A JP 60045017A JP 4501785 A JP4501785 A JP 4501785A JP H0690699 B2 JPH0690699 B2 JP H0690699B2
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    • G06F13/14—Handling requests for interconnection or transfer
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピユータシステム、特に、複数の割込みソ
ースによる割込みレベルの共用に係る。
〔開示の概要〕
本発明の割込みレベル共用の割込みインタフエース回路
は、他の同様な回路も共用している外部割込み線に接続
されたオープンコレクタまたは３状態出力を有するパル
ス発生器を含む。そのパルス発生器はアクテイブな内部
割込み信号によりパルスを発生する。外部割込み線はフ
イードバツクされ、その外部割込み線上のパルスがそれ
以上のパルス発生を妨げるようパルス発生器の禁止入力
にラツチされる。ソフトウエアの割込み処理ルーチン
は、或る割込みレベルの割込みをサービスする場合、そ
の割込みレベルのパルス発生器を使用可能にするので、
アクテイブな内部割込み信号が更にもう１つのパルスを
生成するのを可能にする。この割込みレベル共用によ
り、擬似割込みを排除するとともにサービスオーバヘツ
ドを最小にする。
〔従来の技術〕
普及型のコンピユータ・アーキテクチヤは、１つのソー
スが独占的に利用することになつている資源サービスを
複数のユーザが非同期的に要求することを可能にする。
資源の一例はコンピユータシステムのプロセツサおよび
I/Oチヤネルである。いくつかのI/O装置がI/Oチヤネル
に接続され、プロセツサと無関係にタスクを実行するの
に十分な情報を有する。しかしながら、不規則な時間に
I/O装置はプロセツサとの通信を必要とする。この場
合、要求がプロセツサに送られ、プロセツサのサービス
を要求する。プロセツサがそれ自身の処理を中断してそ
の要求を受入れると、サービス要求の詳細と恐らくは応
答がI/Oチヤネルで送られる。しかしながら、サービス
要求ならびに割込みに関連するアーキテクチヤは前述の
状況よりももつと一般的であることを理解すべきであ
る。
これらの非同期のサービス要求を処理する１つの方法
は、プロセツサがI/Oチヤネルに接続されたすべての装
置を周期的にポーリングし、装置がサービスを要求して
いるかどうかを判定することであるが、この方法にはい
くつかの欠点がある。ポーリングに関連した高いオーバ
ヘツドがあり、それはたとえ未解決の要求がなくても、
定期的にポーリングが実行されなければならないからで
ある。更に、オーバヘツドを妥当なレベルまで縮小する
ためにポーリングの反復周期を比較的長くとるが、その
結果、サービス要求に対する応答は遅くなる。通常の状
況では、サービス要求を行なうI/O装置は、サービス要
求がプロセツサによりサービスされるまで、それ自身の
処理を継続できない。従つて、システムの利用度はポー
リング間の時間の増加とともに低下する。
ポーリングの代替方法は割込みまたは割込み要求の使用
である。専用割込み線がI/O装置とプロセツサの間に接
続される。I/O装置はサービスを要求するごとに割込み
信号を割込み線に出力する。プロセツサには別個の割込
み端子が設けられ、プロセツサは、アクテイブの割込み
線を検出すると、割込みサービスモードに移行して、割
込み信号によつて指示された要求をサービスする。強調
すべき点は、割込み信号がプロセツサの動作とは非同期
であり、実際に、プロセツサとI/O装置に別個のクロツ
クが設けられている場合は、必ずしもプロセツサのクロ
ツクとは同期しないことである。
前述のコンピユータアーキテクチヤは、割込み要求を行
つているI/O装置が１つしかない場合には満足すべきも
のであるが、一般的に、このようなI/O装置はいくつか
あり、それぞれが非同期的に割込み信号によるサービス
を要求する。事実、最近のコンピユータアーキテクチヤ
の傾向は多数のI/O装置に含まれた増大する情報の処理
を目指している。しかしながら、プロセツサとの通信は
I/Oチヤネルを介して行なわれるから、I/O装置とプロセ
ツサの間の通信は、プロセツサとI/Oチヤネルを、独占
的に利用する必要がある。
複数の割込みソースを処理する従来の１つの方法は、プ
ログラマブル割込みコントローラを使用することであ
る。よく普及しているプログラマブル割込みコントロー
ラの１つにインテル社製の8259があり、インテル社発行
の“8086フアミニ・ユーザ・マニユアル”（1979年10
月）に記載されている。その8259では８レベルの割込み
が可能である。各割込みレベルに対応して割込み要求線
があり、８レベルの割込み要求線の間で優先順位が付与
されている。割込み要求線がサービス要求を表示し、該
要求がより高い優先順位の要求と競合しないときは必
ず、8259はサポートするプロセツサへの１つの線に割込
み信号を出力する。プロセツサに対する割込み信号と一
緒に、8259は割込みレベルに関連する割込みベクトルを
プロセツサに送る。プロセツサは割込みベクトルを使用
して割込み要求に適切にサービスする。
複数の割込みソースの場合、必ず、サービス要求に対す
る２つの割込みが特定の時間に未解決である可能性があ
る。8259は、複数の未解決の要求、あるいは、現にサー
ビス中の要求に優先順位を付与する。最高の優先順位の
要求は、プロセツサへの割込信号ならびに割込みベクト
ルにより最初にサービスされるが、未解決の要求は8259
により保持される。このように、8259への８割込み要求
線は別個の割込レベルとして機能することが分る。競合
の場合の優先順位付与に加えて、８つの異なつた入力レ
ベルは分離可能で、それぞれが前述の単一の割込みレベ
ルと同様に動作する。
8259の使用について重要な点は、8259が割込み要求を受
取つたと判定するために8259への割込み要求信号が低い
レベルから高いレベルに遷移するという規定である。更
に、この規定では、割込み要求信号は、割込みにより指
示された要求がサービスされるまで高いレベルに留ま
る。上方向へ遷移した割込み要求線が依然として高いレ
ベルのままであることを判定するためにそれが測定され
るのは前述の遷移から一定時間TID後である。この高い
レベルの測定により、どの割込みレベルが現に要求を出
しているかを知ることができる。しかし、この高いレベ
ルの測定は、現に割込みを要求していない割込みレベル
を含めて、常に全ての割込みレベルに対して行わなけれ
ばならないので、冗長的であり効率が悪い。
このように、単一の8259は８個のI/O装置までの割込み
要求線をインタフエースするように設計されている。し
かしながら、最近のコンピユータシステムの場合、この
数は不適当であることが明白である。例えば、IBM社の
パーソナルコンピユータ（PC）は、システムにプラグ接
続された種々の追加ボード、またはプロセツサを内蔵す
るプレナ・ボードからの割込み要求線のインタフエース
として8259を使用する。しかしながら、８本の割込み要
求線の中の２本はシステムボードからの割込みに使用さ
れ、残りの６割込みレベルは、追加のI/O装置のすべて
のスロツトに接続されたバスに接続する。従つて、I/O
スロツトを完全に使用したPCの割込みレベル数は不十分
である。実際、ボードによつては２以上の割込みレベル
を必要とする。特定のボードは特定の割込みレベルによ
る識別を必要とするから、問題は更に深刻である。６よ
りもかなり多い多数のI/Oボードがあり、PCの特定のボ
ードの選択はユーザの要求によつて決まる。若し、特定
の割込みレベルのI/Oボードがハードワイヤードなら、
同じ割込みレベルを多数のI/Oボードが使用するようにI
/Oボードが選択される可能性が生じる。
もちろん、複数の8259を接続して割込みレベルの数を拡
張することも可能である。例えば、前述のインテル社の
出版物ならびに米国特許第4275458号にも記載されてい
るように、２以上の8259の使用が可能である。この方法
の問題点は、割込みレベル数に等しい割込み線数を必要
とすることである。I/Oスロツトをベースボードに接続
するバスを変更せずに追加の割込みソースを処理する、
すなわち６割込みレベルだけの使用を続行することが望
ましい。
割込みレベルを共用すること、すなわち、２以上の割込
みソースがともかく同じ割込みレベルを使用することは
可能である。PCの１つのバージヨンでは、コンピユータ
システムは、１つまたはそれ以上のボードで割込み機能
を停止できるので、２以上のボードが割込みレベルを共
用できるが、どの時点でも、それらのボードの中の１つ
しか動作可能な割込みが得られない。この方法では、ボ
ードによつてもいつも割込み機能を使用できないという
不利があることが明白である。更に、割込み機能の使用
は特定のボードからの割込みが予測できるかどうかによ
る。このような予測性は確実ではなく、割込み駆動シス
テムのアーキテクチヤと対立する。
割込みレベルを共用するもう１つの方法は、複数のボー
ドがアクテイブな割込みレベル信号を単一の割込み要求
線に出力する可能性を与え、更に、ソフトウエア・ルー
チンを設けて、該割込みレベルに接続されたどのボード
が実際に要求をしているかを決定することである。TTL
オープンコレクタの出力が単一の電気線の共用に使用で
きることはよく知られている。あいにく、オープンコレ
クタ出力は、高いレベルが非主張すなわち非アクテイブ
であり、かつ低いレベルが主張すなわちアクテイブの場
合にしか線使用を主張できない。従つて、低いオープン
コレクタ出力は、その接続線を、該線に接続された他の
オープンコレクタ出力が高い出力であるのにかかわら
ず、低いレベルに引込む。このような規定は、低い状態
が非アクテイブで高い状態がアクテイブであることを要
求する8259の要求に一致しない。8259への割込み要求入
力に共用する線を提供するための解決方法が他者により
提案されている。この回路は第２図に示されている。こ
の図面で、３状態バツフア10への信号入力は接地されて
いる。３状態バツフア10への使用可能入力は内部割込み
信号線（線12）に接続されている。３状態バツフア10の
出力は外部割込み線16に接続され、外部割込み線16は、
論理回路の高いレベルに等しい電源、例えば、TTLロジ
ツクの場合は＋5Vのプルアツプ抵抗器14に接続されてい
る。３状態バツフア10が使用可能にされない場合、外部
割込み線16に接続された他のバツフアが外部割込み線16
を低いレベルに引下げないものと仮定すると、プルアツ
プ抵抗器14は出力を高いレベルに引上げる。しかしなが
ら、３状態バツフア10が内部割込み信号により使用可能
にされると、外部割込み線16は接地される、すなわち低
いレベルに引下げられる。この結果はTTL回路のオープ
ンコレクタ出力によつても得られる。
8259の場合、外部割込み線16上の上述の負のパルスの極
性は8259の割込み要求入力の極性と違っていると思われ
るかもしれないが、実際には、8259は該負のパルスの正
の遷移18に応答し、該負のパルスは正の遷移の後は高い
レベルのままであり、従って、8259は正常に割込みレベ
ルの識別が可能である。8259は、正の遷移18を検出した
後、時間TID経過してから外部割込み線16上の高いレベ
ルを測定し、8259にサービス要求を行なつている割込み
レベルを識別する。該割込みレベルが最終的にサービス
されると、システムによるポーリングが実行され、該割
込みレベルの割込みソースのどれが割込みを生じたかを
判定する。
この方法には不利な点がいくつかある。最も重大な不利
点の１つは、擬似割込みの可能性である。擬似割込み
は、特定のレベルの２つの割込みソースが、第３図に示
すように、接近したタイミングの割込み要求を行なう場
合に生じる。最初の割込みソースが外部割込み線16上に
負パルス20を生じ上方向への遷移18の後、TID経過しな
いうちに次の割込みソースが２番目の負パルス22を生じ
た場合、8259がその割込み要求入力の入力レベルを測定
すると、8259は低いレベルすなわち非アクテイブのレベ
ルを、外部割込み線16上で検出する。割込み要求入力の
上方向遷移に続いて測定されたこのような低いレベルの
状況は、8259への割込みの規約に適合しない。このよう
な状況では、割込みレベル７が、実際に割込み要求を出
しているかいないかに係わらず、サービスを要求してい
るデフォルトのレベルとして表示されるように8259は設
定されている。
オープンコレクタ出力による方法には更に、同じ外部割
込み線に２つの未解決の割込み要求を生じることがある
という不利点がある。２番目のかつ後続する要求は8259
により明白には処理されない。正方向の遷移18が8259に
より検出された後は、次の正の遷移は、8259が割込み線
上に割込み要求を認識し、それをプロセツサに転送する
までは、何の効果も生じない。その結果、プロセツサが
特定の割込みレベルからの割込み要求に応答している場
合、その割込みレベルの２以上の割込みソースが未解決
の割込み要求を有することがありうる。従つて、プロセ
ツサは、いつたん8259からの割込みを受取つた後は、そ
のレベルのあらゆる割込みソースをポーリングして、ど
れが未解決の要求を有するかを判定しなければならな
い。更に、プロセツサが特定の割込みレベルで１つの割
込み要求にサービスしている間に次の割込みソースがサ
ービスを要求するかも知れない。よつて、特定の割込み
レベルでのすべての未解決の割込み要求がサービスされ
ていると判定することが可能な唯一の方法は、現に割込
み要求を出している該レベルの各割込みソースをポーリ
ングするだけでなく、現に割込み要求を出していない各
レベルの各ソースもすべてポーリングすること、すなわ
ち、全てのレベルの全てのソースをポーリングすること
である。もちろん、この方法はプロセツサに大きいオー
バヘツドを必要とする。
〔発明が解決しようとする問題点〕
前述のように従来技術は多くの問題点を持つており、従
つて、本発明の目的は、第１に割込みレベルを共用する
割込みインタフエース回路を提供すること、第２にプロ
セツサオーバヘツドを最小限にして割込みレベルを共用
する割込みインタフエース回路を提供すること、第３に
擬似割込みがなく割込み要求を失わずに割込みレベルを
共用する割込みインタフエース回路を提供すること、第
４にユーザならびにユーザのハードウエアに透明に割込
みレベルを共用する割込みインタフエース方法を提供す
ることである。
［問題点を解決するための手段］ 本発明の割込みインターフェース回路は、 夫々内部割込み信号を生成可能な複数の装置が共通の信
号線に接続され、前記内部割込み信号に応答して前記信
号線のレベルを第１のレベルから第２のレベルに第２遷
移させることにより外部割込み信号とする割込みシステ
ムにおいて、 前記信号線上の信号と前記内部割込み信号とを入力とす
る論理ゲートと、 該論理ゲートの出力を入力とし、前記信号線に信号を出
力し、前記信号線のレベルを前記第１、第２のいずれか
のレベルに保持するパルス発生器と、 前記信号線上の信号と割込みサービスの状態を表す信号
とを入力とし、前記パルス発生器を動作状態もしくは禁
止状態にする出力を発生して前記パルス発生器に供給す
るフリップフロップとを備え、 前記論理ゲートは、前記信号線が前記第１のレベルにあ
るとき前記内部割込み信号に応答せず、前記第２のレベ
ルにあるとき前記内部割込み信号に応答して割込み状態
を示す信号を生じ、 前記パルス発生器は、前記割込み状態を示す信号に応答
して前記信号線を前記第１のレベルへ第１遷移させる出
力を発生し、さらに該第１遷移から所定時間経過後該出
力を反転させ、もって前記信号線を前記第１のレベルか
ら第２のレベルへ第２遷移させて前記外部割込み信号を
生成し、 前記フリップフロップは、前記第２遷移に応答して前記
パルス発生器を禁止状態とする信号を生成し前記信号線
のレベル変化を阻止するとともに、前記割込みサービス
の終了を表す信号に応答して前記パルス発生器を動作状
態とする信号を生成し該禁止状態を解除する、 ことを特徴とするものである。
［作用］ 一つの割込み原因が発生した場合、信号線を第１のレベ
ルへ遷移（第１遷移）させて、その第１レベルの信号を
論理ゲートにフィードバックさせて、その他の割込み原
因によるパルス発生器への割込み状態を示す信号の供給
を禁止してから、次に前記信号線を第２のレベルへ遷移
（第２遷移）させることによって外部割込み信号を生成
するとともに、この第２遷移をトリガーとしてフリップ
フロップからパルス発生器に対してこれを禁止状態にす
る信号を供給せしめる。したがって、複数の内部割り込
み信号が競合しても、最先の内部割込み信号のみに対応
して外部割込み信号が生成されるので、疑似割り込みの
発生は防止される。
［実施例］ 第１図は本発明の割込みインタフエース回路の良好な実
施例の概要図である。この実施例は、システムクロツク
信号“SYS CLK"で刻時されるクロツクシステムにより動
作するように設計されている。ここで、外部割込み線30
上の信号IRQは、第４図のタイミング図に示すように、
高いレベルにあるものと仮定する。内部割込み信号CARD
INTは、割込みがカードから要求されていない場合は低
いレベルであるが、CARD INTは、カードが割込みを要求
している場合は高いレベルに遷移し、第１図に示すよう
にラツチ32に保持される。ラツチ機能は通常、内部割込
み信号を供給する論理回路に設けられる。内部割込み信
号CARD INTと外部割込み信号IRQとはANDゲート34で結合
する。ANDゲート34の３番目の入力信号INT ENABLEは、
後述の、本発明により使用可能な特徴を有する。現在
は、信号INT ENABLEは高いレベルにあるものと仮定す
る。高いレベルの内部割込み信号CARD INTと、高いレベ
ルの外部割込み信号IRQが存在すると、ANDゲート34は、
正の信号を、クロツク入力がシステムクロツクSYS CLK
に接続されているＤタイプのフリツプフロツプ36のデー
タ入力に送る。その結果、内部割込み信号CARD INTの高
いレベルへの遷移後のシステムクロツクSYS CLKの最初
の高いレベルへの遷移の時点で、フリツプフロツプ36
は、第４図に示すように、正の出力Q1に高いレベルの信
号を出力する。この信号は、もう１つのＤタイプのフリ
ツプフロツプ38のデータ入力に送られる。フリツプフロ
ツプ38のクロツク入力もシステムクロツクSYS CLKに接
続されている。その結果、１クロツク周期後に、低いレ
ベルへの負の遷移が、フリツプフロツプ38の相補出力
２に表われる。相補出力２は、入力が接地された、74
LS125のような３状態バツフア40の相補制御入力に接続
されているので、２からの低いレベルの信号は３状態
バツフア40を導電状態にし、外部割込み線30を接地し、
第４図に示すような信号IRQの低いレベルへの遷移すな
わち負の遷移17を生じる。
フイードバツク回路は、外部割込み線30とこの割込みイ
ンタフエース回路のANDゲート34との間に設けられてい
るが、この割込みレベルのすべての他の同様な割込みイ
ンターフエース回路にも設けられている。その結果、外
部割込み線30上の低いレベルの信号IRQはANDゲート34を
使用禁止し、第４図に示すように、１クロツク周期後
に、フリツプフロツプ36のQ1出力は低いレベルに遷移す
る。
更に１クロツク周期後、フリツプフロツプ38の相補出力
２は高いレベルに遷移し、従つて、３状態バツフア40
は非導電状態になるので、外部割込み線30に対し高いイ
ンピーダンスを表わす。他の割込みインタフエース回路
が外部割込み線30を接地していないものと仮定すると、
外部割込み線30は浮遊状態になるが、プルアツプ抵抗器
42は、外部割込み線30と正の電源、TTL論理の場合は＋5
V、との間に接続されているから、第４図に示すよう
に、外部割込み線30の信号IRQを高いレベルに引上げる
（外部割込み線30は他の割込みインタフエース回路によ
り接地されていないものと仮定する）。プルアツプ抵抗
器42は、外部割込み線30のかなり急速なプルアツプを可
能にし、しかも他の割込みインタフエース回路に関連し
た外部割込み線30の複数のプルアツプ抵抗器の接続を可
能にする抵抗値、例えば8.2KΩを有することが望まし
い。IRQ信号の正の遷移18は、8259により新しい割込み
要求を表わすものとして認識される。
外部割込み線30上の信号IRQは、データ入力が正の電
源、＋5Vに接続されている別のＤタイプのフリツプフロ
ツプ44のクロツク入力にもフイードバツクされている。
従つて、8259によつて認識される正の遷移18により、フ
リツプフロツプ44の相補出力３は低いレベルに遷移す
る。この信号３は、フリツプフロツプ36および38の相
補クリア入力に送られる。３の連続する低い値は、起
こりうる新しい内部割込み信号CARD INTにかかわりな
く、フリツプフロツプ36および38が外部割込み線30上に
更にパルスを生成することを禁止する。注目すべき点
は、第１の割込みインタフェース回路で、たとえこの特
定の回路が、外部割込み線30に割込み要求IRQを生じた
割込み回路ではなく、他の同様の割込み回路が同じレベ
ルの割込み要求IRQを生じた場合にも、禁止動作が生じ
ることである。従って、関連する割込みレベルとして定
義されている外部割込み線30に接続された割込みインタ
フェース回路の任意の１つが、負のパルスを外部割込み
線30に出力した後は、外部割込み線30に割込み要求は生
じない。しかしながら、ラッチ32は内部割込み信号CARD
INTを保持し続け、後の動作を保留している。また、
外部割込み線30上のIRQ信号が負のパルスの場合はANDゲ
ート34が使用禁止されるので、IRQの負のパルスの間に
現れる新しい内部割込み要求CARD INTは阻止され、フ
リップフロップ38に組み込まれたパルス発生器に届かな
い。
外部割込み線30は8259の割込み要求入力の１つに接続さ
れる。特定の8259割込み入力に接続されたすべての割込
み回路は単一の割込みレベルしか含まない。8259はIRQ
信号の正の遷移18を認識し、高いIRQ信号を正しく測定
して、どの割込みレベルがサービスを要求しているかを
判定する。単一のIRQパルスしか外部割込み線30に存在
することが許されないから、擬似割込みの可能性はな
い。更に、第１図の割込みインタフエース回路は、該割
込みレベルの２番目以降のパルスを処理しない。割込要
求を8259が受取つても、より高い優先順位の未解決の要
求があることにより、該要求が直ちにサービスされない
ことがありうるが、最終的には特定割込みレベルの割込
み要求はサービスされる。そのためには、割込みソース
ごとに割込みを処理するソフトウエアが設けられなけれ
ばならない。例えば、一連の割込み処理ルーチンが第５
図に示すように設けられている。割込みインタフエース
回路ごとに少なくとも１つの割込み処理ルーチンが設け
られている筈である。各割込み処理ルーチンはその特定
の割込みソースを質問し、未解決の割込み要求を有する
かどうかを判定する。若し、割込みソースが未解決の割
込み要求を有するなら、割込み処理ルーチンはあらかじ
め割当てられたタスクを実行する。単一の割込みソース
しか割込み要求IRQを生じなかつたのに、該割込みレベ
ルにいくつかの未解決の割込み要求がある場合がある
が、割込み処理ルーチンが未解決の割込み要求にいつた
んサービスすると、該割込み処理ルーチンは内部割込み
信号CARD INTをオフにする。この時点で、２つの活動手
順が可能である。第１に、第５図の連鎖で次の割込み処
理ルーチンがその関連する割込みソースを質問して未解
決の割込み要求の存在を検査できる。第２に、プロセツ
サは、割込み要求を１つ処理した後、8259からの割込み
信号の処理を中止できる。これらの１つの手順のどちら
かを選択するかは、同じ割込みレベルの２つの割込み要
求が同時に未解決である可能によるが、追加レベルの割
込み処理ルーチンのポーリングのオーバヘツド増大との
平衡も考慮して決める。
特定のレベルの割込み要求をサービスする最後のステツ
プは、該レベルの割込みインタフエース回路を再使用可
能にすることである。この動作は装置アドレス02FXHへ
のI/O書込みにより実行される。この場合、Ｘは割込み
レベルに対応する。例えば、コマンドOUT（02F7H）は、
割込みレベル７のすべての割込みインタフエース回路へ
の再使用可能信号を生じる。
第１図の割込みインタフエース回路は、アドレス指定さ
れたI/O装置のアドレスバスを含むI/Oチヤネルへのポー
トを有する。アドレスバスはアドレス比較器46に接続さ
れる。アドレス比較器46は、アドレスA0〜A9を内部の
値、例えば内部レベル７の02F7Hと比較する。若し、す
べてが一致するなら、高いレベルの信号がANDゲート48
に送られる。アドレル比較器46は、０すなわち図示の装
置では低いレベルのアドレス線を、選択されたアドレス
線A0〜A9に接続されたインバータによつて置換えること
ができる。従つて、アドレス線A0〜A9はすべて、恐らく
インバータを通過して、ANDゲート48の入力に送られ
る。ANDゲート48には、他に２つの入力として、I/O書込
み動作を表わすIOW信号と、書込み動作が直接記憶アク
セス書込みというよりも必要なI/O書込みに使用される
タイプであることを表わすAENとがある。
ANDゲート48の出力はORゲート50を介して、フリツプフ
ロツプ44の相補クリア入力に送られる。ORゲート50の他
の入力LOCAL REENABLEの作用は後に説明する。ORゲート
50は相補出力を生じ、OUT（02FXH）命令が割込みインタ
フエース回路の割込みレベルを指定すると、フリツプフ
ロツプ44がクリアされる。外部割込み線30でそれ以上の
パルスが禁止されると、３の出力は高いレベルに遷移
し、フリツプフロツプ36および38のクリア状態を取除い
て再使用可能にする。フリツプフロツプ36および38が再
使用可能にされた後、アクテイブな内部割込み信号CARD
INTによりIRQパルスが外部割込み線30に生成される。
次に、第１図の割込みインタフエース回路の２つの特性
について説明する。ANDゲート34の割込み可能入力INT E
NABLEは、特定の割込みインタフエース回路の割込みを
禁止する手段を与える。INT ENABLE信号が低いレベルの
ときは常に、ANDゲート34の出力は低いレベルであるの
で、割込みインタフエース回路が外部割込み線30に割込
み要求パルスを生成するのを妨げる。この入力は、割込
みインタフエース回路を、割込みレベルが共用されてい
ない上に割込みソースが選択的に割込み要求生成を禁止
された、前述のPCのソフトウエアに適合させる。この制
御は、適合するシステムにおいて、前述のソフトウエア
の割込みマスクレジスタがすべての共用割込みを禁止す
る場合に必要である。もちろん、割込みレベルを完全に
共用する場合には、INT ENABLE信号は高いレベルに保
持される。
ORゲート50のLOCAL REENABLE入力は単一の割込みインタ
フエース回路が共用割込み機能を独占することを可能に
する。若し、I/O装置が共用割込みレベルの独占的使用
を必要とするなら、この制御により、関連する割込みイ
ンタフエース回路は他のすべての装置を使用禁止にする
ことができる。もちろん、この割込みレベルの独占的使
用は、該割込みレベルを共用する他のI/O装置の詳細を
知ることなしに行われることが望ましい。
共用割込みの独占的使用を得るには、I/O装置は、たぶ
んシステムソフトウエアの装置処理ルーチンの制御によ
り割込みを生じる。割込処理ルーチンは、割込み要求に
サービスする際に、前述のOUT（02FXH）により割込みレ
ベルのすべての割込みインタフエース回路を再使用可能
にはしない、というよりも逆に高いレベルのLOCAL REEN
ABLE信号を生じる。これは特定のインタフエース回路に
特有のもので、一般的には、同じ割込みレベルの他の割
込みインタフエース回路に共通に送られるものではな
い。LOCAL REENABLE信号の、プロセツサと割込みインタ
フエース回路の間の伝送手段は、アドレス比較器46とAN
Dゲート48に似た素子を使用するI/Oポートを用いること
がある。その際、割込み処理ルーチンも8259で割込みを
再ベクトル化するように選択できるので、8295が検出し
たすべての割込み要求は独占している割込みインターフ
エース回路に向けられる。割込み処理ルーチンが書込み
コマンドOUT（02FXH）を出さない限り、独占している割
込みインタフエース回路は割込みを専用する。その理由
は、他の割込み回路は、外部割込み線30上の最初の負の
IRQパルスにより禁止されたままであり、後に再使用可
能にされていないからである。他のI/O装置を再使用可
能にするためには、装置処理ルーチンは、最初の割込み
ベクトルを復旧し、書込み命令OUT（02FXH）による包括
的な再使用可能を行なわなければならない。
外部割込み線30は両方向性であるので、割込みインタフ
エース回路は、IRQパルスを外部割込み線に送出すると
ともに、これらのパルスを受け取つてANDゲート34とフ
リツプフロツプ44にフイードバツクする。従つて、外部
割込み線30は共用割込みレベルを含む割込みインタフエ
ース回路の間で再駆動できない。割込み共用手法を用い
るすべてのカードは、ドライバが装置間で使用される場
合は同じ装置内になければならない。しかしながら、異
なつた割込みレベルのカードは異なつたボツクスに置く
ことができる。
PCでは、外部割込み線30は割込みバスの６線の中の１つ
である。割込みバスの各線は同等であり、割込みレベル
を定義する。
第１図の割込みインタフエース回路はクロツク動作シス
テムの場合である。クロツク動作しないシステムの同様
な割込みインタフエース回路の概要図が第６図に示され
ている。第１図のフリツプフロツプ36および38は、フリ
ツプフロツプ44の相補出力３に接続された相補イネー
ブル入力を有するワンシヨツト56に置換えられている。
その他の素子は第１図に類似して使用されている。AND
ゲート34の正の入力により、ワンシヨツト56は、フリツ
プフロツプ44によつて使用禁止にされない限り、負パル
スを外部割込み線30に生成する。外部割込み線30の負の
パルスは、フリツプフロツプ44が再使用可能にされるま
で、ワンシヨツト56を使用禁止にする。従つて、第６図
の割込みインタフエース回路の動作は、クロツク動作を
除き、第１図の動作と同じであることが分る。REENABLE
信号のI/Oポートは明白には図示されず、第１図の特性
も付加されてはいないが、クロツク動作するシステムか
らすべてをコピーできる。
〔発明の効果〕
本発明の割込みインタフエースシステムは複数の割込み
ソースによる割込みレベルの共用を可能にする。この割
込みレベル共用により、擬似割込みを排除するとともに
サービスオーバーヘツドを最小にする
【図面の簡単な説明】
第１図は本発明の割込みインタフエース回路のクロツク
動作する実施例の概要図、第２図は従来の割込みインタ
フエース回路の回路図、第３図は従来技術における擬似
割込の原因を示すタイミング図、第４図は第１図の動作
を示すタイミング図、第５図は割込みハンドラによる割
込みサービスの順序を示す図、第６図は本発明の、クロ
ツク動作しない実施例の概要図である。 30……外部割込み線、32……ラツチ、34……ANDゲー
ト、36,38……フリツプフロツプ、40……３状態バツフ
ア、42……プルアツプ抵抗器、44……フリツプフロツ
プ、46……アドレス比較器、48……ANDゲート、50……O
Rゲート。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】夫々内部割込み信号を生成可能な複数の装
    置が共通の信号線に接続され、前記内部割込み信号に応
    答して前記信号線のレベルを第１のレベルから第２のレ
    ベルに第２遷移させることにより外部割込み信号とする
    割込みシステムにおいて、 前記信号線上の信号と前記内部割込み信号とを入力とす
    る論理ゲートと、 該論理ゲートの出力を入力とし、前記信号線に信号を出
    力し、前記信号線のレベルを前記第１、第２のいずれか
    のレベルに保持するパルス発生器と、 前記信号線上の信号と割込みサービスの終了を表す信号
    とを入力とし、前記パルス発生器を動作状態もしくは禁
    止状態にする出力を発生して前記パルス発生器に供給す
    るフリップフロップとを備え、 前記論理ゲートは、前記信号線が前記第１のレベルにあ
    るとき前記内部割込み信号に応答せず、前記第２のレベ
    ルにあるとき前記内部割込み信号に応答して割込み状態
    を示す信号を生じ、 前記パルス発生器は、前記割込み状態を示す信号に応答
    して前記信号線を前記第１のレベルへ第１遷移させる出
    力を発生し、さらに該第１遷移から所定時間経過後該出
    力を反転させ、もって前記信号線を前記第１のレベルか
    ら第２のレベルへ第２遷移させて前記外部割込み信号を
    生成し、 前記フリップフロップは、前記第２遷移に応答して前記
    パルス発生器を禁止状態とする信号を生成し前記信号線
    のレベル変化を阻止するとともに、前記割込みサービス
    の終了を表す信号に応答して前記パルス発生器を動作状
    態とする信号を生成し該禁止状態を解除する、 ことを特徴とする割込みレベルの共用を可能にする割込
    みインタフェース回路。
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