JPH02224140A - 割込試験装置 - Google Patents
割込試験装置Info
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- JPH02224140A JPH02224140A JP1043223A JP4322389A JPH02224140A JP H02224140 A JPH02224140 A JP H02224140A JP 1043223 A JP1043223 A JP 1043223A JP 4322389 A JP4322389 A JP 4322389A JP H02224140 A JPH02224140 A JP H02224140A
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- JP
- Japan
- Prior art keywords
- interrupt
- cpu
- peripheral interface
- interrupt request
- circuit
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2231—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test interrupt circuits
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- General Physics & Mathematics (AREA)
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、割込試験装置に関し、特に、簡単な回路によ
りマイクロコンピュータシステムにおける中央処理装置
（ＣＰ Ｕ）および周辺回路の割込機能等に関する試験
が迅速かつ容易に出来るようにした試験装置に関する。
りマイクロコンピュータシステムにおける中央処理装置
（ＣＰ Ｕ）および周辺回路の割込機能等に関する試験
が迅速かつ容易に出来るようにした試験装置に関する。
（従来の技術）
第５図は、従来のマイクロコンピュータシステムの概略
の構成を示す。同図のシステムは、中央処理装置１と、
一般にペリフェラルと称されている周辺インタフェース
回路３，５．７と等を備えている。各周辺インタフェー
ス回路３，５．７は割込要求線１１によってＣＰＵＩの
割込処理回路９に接続されている。このようなシステム
においては、例えばある周辺インタフェース回路３に接
続されたセンサまたはスイッチその他からの情報をＣＰ
ＵＩに伝達してなんらかの処理を行う場合には、周辺イ
ンタフェース回路３が割込要求線１１をアクティブ状態
、例えば論理「１」、にしてＣＰＵＩに割込をかける。
の構成を示す。同図のシステムは、中央処理装置１と、
一般にペリフェラルと称されている周辺インタフェース
回路３，５．７と等を備えている。各周辺インタフェー
ス回路３，５．７は割込要求線１１によってＣＰＵＩの
割込処理回路９に接続されている。このようなシステム
においては、例えばある周辺インタフェース回路３に接
続されたセンサまたはスイッチその他からの情報をＣＰ
ＵＩに伝達してなんらかの処理を行う場合には、周辺イ
ンタフェース回路３が割込要求線１１をアクティブ状態
、例えば論理「１」、にしてＣＰＵＩに割込をかける。
ＣＰＵＩにおいては割込処理回路９がこの割込要求を受
けると、所定の優先順位に従って例えば現在処理中のプ
ログラムの実行を中断し周辺インタフェース回路３から
の割込に応じた処理を行う。
けると、所定の優先順位に従って例えば現在処理中のプ
ログラムの実行を中断し周辺インタフェース回路３から
の割込に応じた処理を行う。
ところで、このようなマイクロコンピュータシステムの
動作試験としては、（１）各周辺インタフェース回路の
割込発生動作に関する試験、および（２）割込要求があ
った場合のＣＰＵの割込処理動作の試験等がある。
動作試験としては、（１）各周辺インタフェース回路の
割込発生動作に関する試験、および（２）割込要求があ
った場合のＣＰＵの割込処理動作の試験等がある。
（発明が解決しようとする課８）
ところが、このような割込処理機能の試験は、従来、Ｃ
ＰＵＩの割込処理回路９と各周辺インタフェース回路３
．５．７とが割込要求線によって接続されているため、
前記（１）の周辺インタフェース回路の機能試験は比較
的容易に可能であったが、前記（２）のＣＰＵの割込処
理動作試験は各周辺インタフェース回路に割込要求を発
生させることによって行う必要があるため試験手順が複
雑になりかつ時間がかかるという不都合があった。
ＰＵＩの割込処理回路９と各周辺インタフェース回路３
．５．７とが割込要求線によって接続されているため、
前記（１）の周辺インタフェース回路の機能試験は比較
的容易に可能であったが、前記（２）のＣＰＵの割込処
理動作試験は各周辺インタフェース回路に割込要求を発
生させることによって行う必要があるため試験手順が複
雑になりかつ時間がかかるという不都合があった。
即ち、ＣＰＵの割込処理機能の試験としては、各周辺イ
ンタフェース回路に割込要求を順次及び同時に等種々の
態様で発生させることにより行われ、ＣＰＵの試験のた
めに各周辺インタフェース回路を使用する必要があった
。
ンタフェース回路に割込要求を順次及び同時に等種々の
態様で発生させることにより行われ、ＣＰＵの試験のた
めに各周辺インタフェース回路を使用する必要があった
。
また、このため各チップ毎に複雑な試験プログラムを作
成する必要があった。
成する必要があった。
本発明の目的は、前述の従来例のシステムにおける問題
点に鑑み、ＣＰＵと各周辺インタフェース回路とを切り
離し夫々別個に割込処理に関する試験が出来るようにし
、以て試験作業を簡略化しかつ試験時間を短縮すること
にある。
点に鑑み、ＣＰＵと各周辺インタフェース回路とを切り
離し夫々別個に割込処理に関する試験が出来るようにし
、以て試験作業を簡略化しかつ試験時間を短縮すること
にある。
（課題を解決するための手段）
上述の目的を達成するため、本発明に係る割込試験装置
は、周辺インタフェース回路のような周辺凹路と中央処
理装置との間を接続する割込要求線に介挿されている。
は、周辺インタフェース回路のような周辺凹路と中央処
理装置との間を接続する割込要求線に介挿されている。
該割込試験装置は、中央処理装置に対する擬似割込デー
タをレジスタライト信号のような書込指令信号に応じて
一時的に記憶しかつ該中央処理装置に人力するレジスタ
手段と、前記割込要求線上の割込要求信号をレジスタリ
ード信号のような読出し指令信号に応じて読出し可能と
するゲート手段とを備えている。
タをレジスタライト信号のような書込指令信号に応じて
一時的に記憶しかつ該中央処理装置に人力するレジスタ
手段と、前記割込要求線上の割込要求信号をレジスタリ
ード信号のような読出し指令信号に応じて読出し可能と
するゲート手段とを備えている。
（作用）
上述の構成において、中央処理装置の割込機能の試験を
行う場合には、前記レジスタ手段に書込指令信号によっ
て擬似割込データを記憶させかつこれを該中央処理装置
の割込処理回路に入力し割込動作が的確に行われるか否
か等を判定する。この時、周辺インタフェース回路から
は、割込要求が発生しないようにしておくと好都合であ
る。また、周辺インタフェース回路から割込要求線に割
込要求信号が的確に出力されているか否か等の試験を行
う場合には、中央処理装置を割込を受は付けない状態と
しておき各周辺回路毎に割込要求動作を行う。そして、
この場合、前記読出指令信号により割込要求線上の信号
を読出すことによって割込要求が的確に発生しているか
どうか等が判定される。
行う場合には、前記レジスタ手段に書込指令信号によっ
て擬似割込データを記憶させかつこれを該中央処理装置
の割込処理回路に入力し割込動作が的確に行われるか否
か等を判定する。この時、周辺インタフェース回路から
は、割込要求が発生しないようにしておくと好都合であ
る。また、周辺インタフェース回路から割込要求線に割
込要求信号が的確に出力されているか否か等の試験を行
う場合には、中央処理装置を割込を受は付けない状態と
しておき各周辺回路毎に割込要求動作を行う。そして、
この場合、前記読出指令信号により割込要求線上の信号
を読出すことによって割込要求が的確に発生しているか
どうか等が判定される。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係る割込試験装置を組み
込んだマイクロコンピュータシステムの概略の構成を示
す。同図のシステムは、第５図のシステムと同様にＣＰ
ＵＩ、周辺インタフェース回路３，５．７を有するが、
その他に各周辺インタフェース回路３． ５． ７とＣ
ＰＵＩの割込処理回路９とを接続する割込要求線１１に
割込試験装置１３が介挿されている。このような割込試
験装置１３によりＣＰＵＩに所望の擬似割込データを入
力し、かつ各周辺インタフェース回路３． ５． ７か
らの割込要求信号等を読出すことが出来る。
込んだマイクロコンピュータシステムの概略の構成を示
す。同図のシステムは、第５図のシステムと同様にＣＰ
ＵＩ、周辺インタフェース回路３，５．７を有するが、
その他に各周辺インタフェース回路３． ５． ７とＣ
ＰＵＩの割込処理回路９とを接続する割込要求線１１に
割込試験装置１３が介挿されている。このような割込試
験装置１３によりＣＰＵＩに所望の擬似割込データを入
力し、かつ各周辺インタフェース回路３． ５． ７か
らの割込要求信号等を読出すことが出来る。
第２図は、第１図のシステムにおける割込試験装置１３
の詳細な構成を示す。第２図に示される回路は例えば割
込要求線の１ビツト毎に設けられ、擬似割込データ記憶
用のフリップフロップ１５と、オアゲート１７と、割込
要求線上の信号を読出す為のゲート回路１９とを備えて
いる。オアゲート１７の一方の入力は周辺インタフェー
ス回路からの割込要求線１０１に接続され、他の入力は
フリップフロップ１５の出力端子Ｑに接続されている。
の詳細な構成を示す。第２図に示される回路は例えば割
込要求線の１ビツト毎に設けられ、擬似割込データ記憶
用のフリップフロップ１５と、オアゲート１７と、割込
要求線上の信号を読出す為のゲート回路１９とを備えて
いる。オアゲート１７の一方の入力は周辺インタフェー
ス回路からの割込要求線１０１に接続され、他の入力は
フリップフロップ１５の出力端子Ｑに接続されている。
また、オアゲート１７の出力はＣＰＵＩの割込処理回路
９の割込信号入力端子に接続される。さらに、オアゲー
ト１７の出力はゲート回路１９を介してデータバスの１
ビツトに接続される。また、ゲート回路１９の出力はフ
リップフロップ１５のデータ入力端子にも接続されてい
る。
９の割込信号入力端子に接続される。さらに、オアゲー
ト１７の出力はゲート回路１９を介してデータバスの１
ビツトに接続される。また、ゲート回路１９の出力はフ
リップフロップ１５のデータ入力端子にも接続されてい
る。
第２図の回路においては、レジスタライト信号ＷＴをア
クティブにすることによってデータバスからの擬似割込
データをフリップフロップ１５に記憶させかつ、該フリ
ップフロップ１５の出力Ｑからオアゲート１７を介して
ＣＰＵに接続された割込要求線１０２に出力させること
ができる。また、割込要求線の状態は、レジスタリード
信号ＲＤをアクティブにすることによってゲート回路１
つを開きデータバスに割込要求信号を取込むことによっ
て読出すことが出来る。
クティブにすることによってデータバスからの擬似割込
データをフリップフロップ１５に記憶させかつ、該フリ
ップフロップ１５の出力Ｑからオアゲート１７を介して
ＣＰＵに接続された割込要求線１０２に出力させること
ができる。また、割込要求線の状態は、レジスタリード
信号ＲＤをアクティブにすることによってゲート回路１
つを開きデータバスに割込要求信号を取込むことによっ
て読出すことが出来る。
第２図の試験回路は、マイクロコンピュータシステムに
おいては、例えば第３図に示すように各周辺インタフェ
ース回路３，５．７毎に設けられる。即ち、試験回路２
１は周辺インタフェース回路３の割込要求線１０１ａと
ＣＰＵＩへの割込要求線１０２ａとの間に接続され、試
験回路２３は、周辺インタフェース回路５の割込要求線
１０１ｂとＣＰＵＩへの割込要求線１０２ｂとの間に接
続され、更に試験回路２５は周辺インタフェース回路７
の割込要求線１０１ｃとＣＰＵ１への割込要求線１０２
Ｃとの間に接続されている。また、各試験回路２１，２
３．２５のゲート回路（１９）の出力はデータバス２７
の各ビットに接続されている。
おいては、例えば第３図に示すように各周辺インタフェ
ース回路３，５．７毎に設けられる。即ち、試験回路２
１は周辺インタフェース回路３の割込要求線１０１ａと
ＣＰＵＩへの割込要求線１０２ａとの間に接続され、試
験回路２３は、周辺インタフェース回路５の割込要求線
１０１ｂとＣＰＵＩへの割込要求線１０２ｂとの間に接
続され、更に試験回路２５は周辺インタフェース回路７
の割込要求線１０１ｃとＣＰＵ１への割込要求線１０２
Ｃとの間に接続されている。また、各試験回路２１，２
３．２５のゲート回路（１９）の出力はデータバス２７
の各ビットに接続されている。
次に第４図を参照して第２図および第３図に示されるシ
ステムにおける割込動作の試験手順につき説明する。第
４図（ａ）は、周辺インタフェース回路からの割込要求
の発生動作等の試験を行う場合を示す。この場合は、Ｃ
ＰＵＩは例えば割込を受は付けない状態としておき、各
周辺インタフェース回路ごとに割込要求線］０１をアク
ティブにして割込要求の発生を行う。この場合、試験回
路のフリップフロップ１５はリセット信号によりリセッ
トし、該フリップフロップ１５の出力即ち割込試験線１
００を例えば低レベルにしておく。
ステムにおける割込動作の試験手順につき説明する。第
４図（ａ）は、周辺インタフェース回路からの割込要求
の発生動作等の試験を行う場合を示す。この場合は、Ｃ
ＰＵＩは例えば割込を受は付けない状態としておき、各
周辺インタフェース回路ごとに割込要求線］０１をアク
ティブにして割込要求の発生を行う。この場合、試験回
路のフリップフロップ１５はリセット信号によりリセッ
トし、該フリップフロップ１５の出力即ち割込試験線１
００を例えば低レベルにしておく。
これにより、オアゲート１７を介してＣＰＵＩに接続さ
れた割込要求線１０２に割込要求信号が伝達される。そ
して、試験回路のレジスタリード信号ＲＤをアクティブ
とすることによりデータバス２７の対応ビットに割込要
求線１０２の状態を読出すことが出来る。従って、デー
タバス２７の対応ビットの状態を判定することにより周
辺インクフェース回路等による割込要求発生機能の試験
が行われる。
れた割込要求線１０２に割込要求信号が伝達される。そ
して、試験回路のレジスタリード信号ＲＤをアクティブ
とすることによりデータバス２７の対応ビットに割込要
求線１０２の状態を読出すことが出来る。従って、デー
タバス２７の対応ビットの状態を判定することにより周
辺インクフェース回路等による割込要求発生機能の試験
が行われる。
次に、ＣＰＵＩの割込処理機能の試験を行う場合には、
各周辺インタフェース回路から割込要求が発生しない状
態、即ち割込要求線１０１が例えば低レベルとしておく
。この状態でレジスタライト信号ＷＴをアクティブとし
データバス２７の所定ビット１０３からフリップフロッ
プ１５に擬似割込データの書°込みを行う。これにより
、該フリップフロップ１５の出力Ｑからオアゲート１７
および割込要求線１０２を介してＣＰＵ、１に擬似割込
要求データが入力される。従って、ＣＰＵＩの割込処理
機能の試験は、周辺インタフェース回路側の割込要求線
１０１の状態を低レベルとし、フリップフロップ１５に
データ「１」を書込んだ場合に割込が発生し、フリップ
フロップ１５にデータ「０」を書込んだ場合に割込が発
生しないこと等を確認することによって行われる。また
、この場合における割込要求線１０２の状態もレジスタ
リード信号ＲＤにより読出しを行い確認することが出来
る。
各周辺インタフェース回路から割込要求が発生しない状
態、即ち割込要求線１０１が例えば低レベルとしておく
。この状態でレジスタライト信号ＷＴをアクティブとし
データバス２７の所定ビット１０３からフリップフロッ
プ１５に擬似割込データの書°込みを行う。これにより
、該フリップフロップ１５の出力Ｑからオアゲート１７
および割込要求線１０２を介してＣＰＵ、１に擬似割込
要求データが入力される。従って、ＣＰＵＩの割込処理
機能の試験は、周辺インタフェース回路側の割込要求線
１０１の状態を低レベルとし、フリップフロップ１５に
データ「１」を書込んだ場合に割込が発生し、フリップ
フロップ１５にデータ「０」を書込んだ場合に割込が発
生しないこと等を確認することによって行われる。また
、この場合における割込要求線１０２の状態もレジスタ
リード信号ＲＤにより読出しを行い確認することが出来
る。
なお、本発明に係る割込試験装置を接続したままでもフ
リップフロップ１５の出力が低レベルとなっておれば通
常のユーザ動作における周辺回路からの割込動作を損う
ことはない。
リップフロップ１５の出力が低レベルとなっておれば通
常のユーザ動作における周辺回路からの割込動作を損う
ことはない。
（発明の効果）
以上のように本発明によれば、ＣＰＵと周辺回路とを切
り離し別個のユニットとして割込処理試験等を行うこと
が可能になる。この為、他の回路の影響を受けることな
く迅速的確に各ユニットの試験が行われる。また、従来
のように各チップ毎に複雑な試験プログラムを作成する
必要がなくなり、かつＣＰＵ単体等として割込処理試験
のモジュール化が達成出来る。
り離し別個のユニットとして割込処理試験等を行うこと
が可能になる。この為、他の回路の影響を受けることな
く迅速的確に各ユニットの試験が行われる。また、従来
のように各チップ毎に複雑な試験プログラムを作成する
必要がなくなり、かつＣＰＵ単体等として割込処理試験
のモジュール化が達成出来る。
第１図は、本発明の１実施例に係る割込試験装置を接続
したマイクロコンピュータシステムの概略の構成を示す
ブロック図、 第２図は、第１図の割込試験装置の内部構成を示すブロ
ック回路図、 第３図は、第２図の回路の接続状態を示すブロック回路
図、 第４図（ａ）および第４図（ｂ）は、本発明に係る割込
試験装置の動作を説明するための波形図、そして 第５図は、従来のマイクロコンピュータシステムを示す
ブロック回路図である。 １：ＣＰＵ。 ３．５．７７周辺インタフェース回路、９：割込処理回
路、 １１：割込要求線、１３：割込試験装置、 １５：フリップフロップ、 １７：オアゲート、１つ
：ゲート回路、 ２１．２Ｂ、２５：割込試験回路、 ２７：データパス。
したマイクロコンピュータシステムの概略の構成を示す
ブロック図、 第２図は、第１図の割込試験装置の内部構成を示すブロ
ック回路図、 第３図は、第２図の回路の接続状態を示すブロック回路
図、 第４図（ａ）および第４図（ｂ）は、本発明に係る割込
試験装置の動作を説明するための波形図、そして 第５図は、従来のマイクロコンピュータシステムを示す
ブロック回路図である。 １：ＣＰＵ。 ３．５．７７周辺インタフェース回路、９：割込処理回
路、 １１：割込要求線、１３：割込試験装置、 １５：フリップフロップ、 １７：オアゲート、１つ
：ゲート回路、 ２１．２Ｂ、２５：割込試験回路、 ２７：データパス。
Claims (1)
- 【特許請求の範囲】 周辺装置と中央処理装置との間を接続する 割込要求線に介挿され、該中央処理装置に対する擬似割
込データを書込指令信号に応じて一時的に記憶しかつ該
中央処理装置に入力するレジスタ手段と、前記割込要求
線に出力される割込要求信号を読出指令信号に応じて読
出し可能とするゲート手段とを具備することを特徴とす
る割込試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043223A JPH02224140A (ja) | 1989-02-27 | 1989-02-27 | 割込試験装置 |
| GB9003703A GB2228600B (en) | 1989-02-27 | 1990-02-19 | Interrupt test circuit for microprocessor system |
| US07/482,607 US5280618A (en) | 1989-02-27 | 1990-02-21 | Interrupt test circuit for microprocessor system |
| HK57296A HK57296A (en) | 1989-02-27 | 1996-04-03 | Interrupt test circuit for microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043223A JPH02224140A (ja) | 1989-02-27 | 1989-02-27 | 割込試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224140A true JPH02224140A (ja) | 1990-09-06 |
Family
ID=12657915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043223A Pending JPH02224140A (ja) | 1989-02-27 | 1989-02-27 | 割込試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5280618A (ja) |
| JP (1) | JPH02224140A (ja) |
| GB (1) | GB2228600B (ja) |
| HK (1) | HK57296A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| JPH06161779A (ja) * | 1992-11-17 | 1994-06-10 | Fujitsu Ltd | データ処理装置の割込み制御方式 |
| JPH0749790A (ja) * | 1993-06-01 | 1995-02-21 | Matsushita Electric Ind Co Ltd | プロセッサにおける割り込み制御方法及び割り込み制御回路 |
| US5475846A (en) * | 1993-08-11 | 1995-12-12 | Databook Incorporated | Apparatus for processing PCMCIA interrupt requests |
| AU2689295A (en) * | 1994-06-15 | 1996-01-05 | Intel Corporation | Computer system with peripheral control functions integrated into host cpu |
| US5740450A (en) * | 1994-07-26 | 1998-04-14 | United Microelectronics Corporation | Method to automatically detect the interrupt channel status of an add-on card |
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| FR2765361B1 (fr) * | 1997-06-26 | 2001-09-21 | Bull Cp8 | Microprocesseur ou microcalculateur imprevisible |
| KR100304976B1 (ko) * | 1998-01-16 | 2001-09-24 | 김영환 | 인터럽트 발생 회로 |
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