JPH0690877B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0690877B2 JPH0690877B2 JP59106094A JP10609484A JPH0690877B2 JP H0690877 B2 JPH0690877 B2 JP H0690877B2 JP 59106094 A JP59106094 A JP 59106094A JP 10609484 A JP10609484 A JP 10609484A JP H0690877 B2 JPH0690877 B2 JP H0690877B2
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- equalizing
- transistor
- semiconductor memory
- bit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリに係り、特に同一カラムの一対の
ビット線のプリチャージ電位をイコライズ（等電位化）
するためにビット線間を短絡させるイコライズ用のMOS
（絶縁ゲート形）トランジスタを備えた半導体メモリに
関する。
ビット線のプリチャージ電位をイコライズ（等電位化）
するためにビット線間を短絡させるイコライズ用のMOS
（絶縁ゲート形）トランジスタを備えた半導体メモリに
関する。
この種の従来のたとえばスタティック型の半導体メモリ
において、各カラムは第１図に示すように一対のビット
線BL,▲▼に各対応してプリチャージ用のＰチャン
ネルトラジスタT1,T2が接続され、上記ビット線BL,▲
▼に接続されたメモリセルM1〜Mnよりもプリチャージ
用トランジスタT1,T2に近い位置でビット線BL,▲▼
間にイコライズ用のＰチャネルトランジスタT3が接続さ
れている。LPRは上記トランジスタT1,T2およびT3の各ゲ
ートにプリチャージ信号PRを供給するためのプリチャ
ージ制御線、WL1〜WLnは前記メモリセルM1〜Mnのうち特
定行のメモリセルを選択するためのワード線である。
において、各カラムは第１図に示すように一対のビット
線BL,▲▼に各対応してプリチャージ用のＰチャン
ネルトラジスタT1,T2が接続され、上記ビット線BL,▲
▼に接続されたメモリセルM1〜Mnよりもプリチャージ
用トランジスタT1,T2に近い位置でビット線BL,▲▼
間にイコライズ用のＰチャネルトランジスタT3が接続さ
れている。LPRは上記トランジスタT1,T2およびT3の各ゲ
ートにプリチャージ信号PRを供給するためのプリチャ
ージ制御線、WL1〜WLnは前記メモリセルM1〜Mnのうち特
定行のメモリセルを選択するためのワード線である。
上記半導体メモリにおいては、読み出しあるいは書き込
みの際に各カラムではプリチャージ用トランジスタT1,T
2がオンになってビット線BL,▲▼がプリチャージ電
源VPRによってプリチャージされ、同時にイコライズ用
トランジスタT3がオンになってビット線BL,▲▼の
プリチャージ電位が等しくされる。
みの際に各カラムではプリチャージ用トランジスタT1,T
2がオンになってビット線BL,▲▼がプリチャージ電
源VPRによってプリチャージされ、同時にイコライズ用
トランジスタT3がオンになってビット線BL,▲▼の
プリチャージ電位が等しくされる。
ところで、前記ビット線BL,▲▼は配線抵抗、配線
容量、各メモリセルでの接合容量などが付加されている
ので、プリチャージ用トランジスタT1,T2に近い位置で
のプリチャージおよび等電位化の動作に比べてプリチャ
ージ用トランジスタT1,T2から遠い位置ではプリチャー
ジによる電位の引き上げ及び等電位化が遅れる。このよ
うな遅れによってビット線BL,▲▼の電位が未だ均
一になっていない状態、即ちビット線BL,▲▼に電
位差がある状態で特定行のメモリセルが選択されてその
情報の読み出しが行なわれたとき、ビット線BL,▲
▼間に読み出し情報による正しい電位差が得られなくな
る。この場合、ビット線BL,▲▼間の読み出し情報
による電位差をラッチ型センスアンプ（図示せず）によ
ってセンスするものとすれば、前回の読み出しサイクル
におけるラッチデータと今回の読み出しサイクルにおけ
る読み出し情報とが異なるときにこの情報によりビット
線BL,▲▼の電位の高低関係を反転させるための所
要時間が長くなる。
容量、各メモリセルでの接合容量などが付加されている
ので、プリチャージ用トランジスタT1,T2に近い位置で
のプリチャージおよび等電位化の動作に比べてプリチャ
ージ用トランジスタT1,T2から遠い位置ではプリチャー
ジによる電位の引き上げ及び等電位化が遅れる。このよ
うな遅れによってビット線BL,▲▼の電位が未だ均
一になっていない状態、即ちビット線BL,▲▼に電
位差がある状態で特定行のメモリセルが選択されてその
情報の読み出しが行なわれたとき、ビット線BL,▲
▼間に読み出し情報による正しい電位差が得られなくな
る。この場合、ビット線BL,▲▼間の読み出し情報
による電位差をラッチ型センスアンプ（図示せず）によ
ってセンスするものとすれば、前回の読み出しサイクル
におけるラッチデータと今回の読み出しサイクルにおけ
る読み出し情報とが異なるときにこの情報によりビット
線BL,▲▼の電位の高低関係を反転させるための所
要時間が長くなる。
そこで、前記プリチャージの遅れによるビット線間の電
位差がなくなるようにプリチャージ時間を長くしてプリ
チャージを充分に行なう必要があった。しかし、メモリ
の大容量化に伴ない前記ビット線付加容量が大きくなる
と共に配線幅の縮少によりビット線抵抗が大きくなるの
でプリチャージ時間を一層長くする必要が生じ、このこ
とはメモリ動作の高速化を妨げる大きな要因となる。
位差がなくなるようにプリチャージ時間を長くしてプリ
チャージを充分に行なう必要があった。しかし、メモリ
の大容量化に伴ない前記ビット線付加容量が大きくなる
と共に配線幅の縮少によりビット線抵抗が大きくなるの
でプリチャージ時間を一層長くする必要が生じ、このこ
とはメモリ動作の高速化を妨げる大きな要因となる。
本発明は上記の事情に鑑みてなされたもので、プリチャ
ージに際してビット線対が速く等電位化し、高速の読み
出しが可能になる半導体メモリを提供するものである。
ージに際してビット線対が速く等電位化し、高速の読み
出しが可能になる半導体メモリを提供するものである。
〔発明の概要〕 即ち、本発明は同一カラムの一対のビット線のプリチャ
ージ電位を等電位化するためのイコライズ用トランジス
タを備えた半導体メモリにおいて、前記ビット線に接続
されたメモリセル群のうちビット線プリチャージ用トラ
ンジスタによるプリチャージが最も遅れるメモリセル付
近でビット線間にイコライズ用トランジスタを接続し、
前記ビット線プリチャージ用トランジスタの制御端子に
プリチャージ信号を供給するプリチャージ線を分岐さ
せ、前記イコライズ用トランジスタの制御端子に接続し
たことを特徴とするものである。
ージ電位を等電位化するためのイコライズ用トランジス
タを備えた半導体メモリにおいて、前記ビット線に接続
されたメモリセル群のうちビット線プリチャージ用トラ
ンジスタによるプリチャージが最も遅れるメモリセル付
近でビット線間にイコライズ用トランジスタを接続し、
前記ビット線プリチャージ用トランジスタの制御端子に
プリチャージ信号を供給するプリチャージ線を分岐さ
せ、前記イコライズ用トランジスタの制御端子に接続し
たことを特徴とするものである。
したがって、プリチャージに際してプリチャージが最も
遅れるメモリセル付近でビット線の等電位化が行なわれ
るので、プリチャージ時間が短かくてもプリチャージ時
のビット線間電位差がなくなり、読み出し動作の高速化
を図ることができる。
遅れるメモリセル付近でビット線の等電位化が行なわれ
るので、プリチャージ時間が短かくてもプリチャージ時
のビット線間電位差がなくなり、読み出し動作の高速化
を図ることができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図はスタティック型の半導体メモリにおける各カラ
ムの一部を取り出して示しており、第１図に示した従来
例に比べてイコライズ用トラジスタT3の挿入位置が異な
っており、その他は同じであるので第１図中と同一符号
を付してその説明を省略する。
ムの一部を取り出して示しており、第１図に示した従来
例に比べてイコライズ用トラジスタT3の挿入位置が異な
っており、その他は同じであるので第１図中と同一符号
を付してその説明を省略する。
即ち、上記イコライズ用トラジスタT3は、プリチャージ
用トランジスタT1,T2から最も遠いメモリセルM2の付近
であってプリチャージ用トランジスタT1,T2から遠い側
でビット線BL,▲▼に接続されている。
用トランジスタT1,T2から最も遠いメモリセルM2の付近
であってプリチャージ用トランジスタT1,T2から遠い側
でビット線BL,▲▼に接続されている。
上記構成によれば、ビット線BL,▲▼のプリチャー
ジに際してプリーチャージが最も遅れるメモリセル付近
でイコライズ用トランジスタT3によりビットBL,▲
▼の等電位化が行なわれるので、ビット線BL,▲▼
は従来例よりも速く等電位化が行なわれる。したがっ
て、プリチャージ時間を従来例ほど長くしなくてもプリ
チャージの遅れによる問題を解消することができ、この
後の特定行のメモリセルからの読み出し情報による正常
な電位差をビット線間に得ることができる。したがっ
て、上記メモリによれば従来例のメモリに比べて高速動
作が可能になり、メモリの大容量化に伴ないプリチャー
ジの遅れが大きくなるほど前述したようなプリチャージ
電源から遠い位置でのイコライズ動作による高速化の効
果が大きくなる。
ジに際してプリーチャージが最も遅れるメモリセル付近
でイコライズ用トランジスタT3によりビットBL,▲
▼の等電位化が行なわれるので、ビット線BL,▲▼
は従来例よりも速く等電位化が行なわれる。したがっ
て、プリチャージ時間を従来例ほど長くしなくてもプリ
チャージの遅れによる問題を解消することができ、この
後の特定行のメモリセルからの読み出し情報による正常
な電位差をビット線間に得ることができる。したがっ
て、上記メモリによれば従来例のメモリに比べて高速動
作が可能になり、メモリの大容量化に伴ないプリチャー
ジの遅れが大きくなるほど前述したようなプリチャージ
電源から遠い位置でのイコライズ動作による高速化の効
果が大きくなる。
なお、本発明は上記実施例のスタティック型メモリに限
られるものではなく、またイコライズ用トランジスタも
１個に限られるものではない。即ち、第３図に示すよう
に従来例（第１図）のT3の位置にイコライズ用トランジ
スタT4を追加し、さらには第４図に示すようにメモリセ
ルM1〜Mn内の数個（あるいは１個）のセル間隔でビット
線間にイコライズ用トランジスタT5…を追加することに
よってビット線BL,▲▼の等電位化を一層速く行な
わせることができる。
られるものではなく、またイコライズ用トランジスタも
１個に限られるものではない。即ち、第３図に示すよう
に従来例（第１図）のT3の位置にイコライズ用トランジ
スタT4を追加し、さらには第４図に示すようにメモリセ
ルM1〜Mn内の数個（あるいは１個）のセル間隔でビット
線間にイコライズ用トランジスタT5…を追加することに
よってビット線BL,▲▼の等電位化を一層速く行な
わせることができる。
上述したように本発明の半導体メモリによれば、プリチ
ャージに際して同一カラムのビット線対を速く等電位化
することができ、メモリの読み出し動作の高速化を図る
ことができ、メモリの大容量化に伴なうプリチャージの
遅れによる問題を解消することができる。
ャージに際して同一カラムのビット線対を速く等電位化
することができ、メモリの読み出し動作の高速化を図る
ことができ、メモリの大容量化に伴なうプリチャージの
遅れによる問題を解消することができる。
【図面の簡単な説明】 第１図は従来の半導体メモリの一部を示す回路図、第２
図は本発明の一実施例に係る半導体メモリの一部を示す
回路図、第３図および第４図はそれぞれ他の実施例を示
す回路図である。 BL,▲▼……ビット線、M1〜Mn……メモリセル、T1,
T2……プリチャージ用トランジスタ、T3〜T5……イコラ
イズ用トランジスタ。
図は本発明の一実施例に係る半導体メモリの一部を示す
回路図、第３図および第４図はそれぞれ他の実施例を示
す回路図である。 BL,▲▼……ビット線、M1〜Mn……メモリセル、T1,
T2……プリチャージ用トランジスタ、T3〜T5……イコラ
イズ用トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−169994（ＪＰ，Ａ) 特開 昭56−117389（ＪＰ，Ａ) 特開 昭56−10587（ＪＰ，Ａ) 特開 昭60−234293（ＪＰ，Ａ)
Claims (2)
- 【請求項１】同一カラムの一対のビット線のプリチャー
ジ電位を等電位化するためのイコライズ用トランジスタ
を備えた半導体メモリにおいて、 前記ビット線の対を互いにプリチャージ電位に設定する
ため、プリチャージ電源とそれぞれのビット線との間に
電流通路が接続されるビット線プリチャージ用トランジ
スタと、 前記ビット線プリチャージ用トランジスタの制御端子に
プリチャージ信号を供給するプリチャージ線と、 前記プリチャージ線を分岐させプリチャージ信号を分配
する手段と、 前記カラム内のメモリセル間所々に設けられ、前記分岐
させたプリチャージ線がそれぞれ制御端子に、電流通路
が対のビット線間に接続された複数のイコライズ用トラ
ンジスタとを具備し、 前記イコライズ用のトランジスタのうちの１つは前記ビ
ット線プリチャージ用トランジスタによるプリチャージ
が最も遅れるメモリセルの付近に配置することを特徴と
した半導体メモリ。 - 【請求項２】前記イコライズ用トランジスタは前記メモ
リセルの１個あるいは複数個のセル間隔で設けられてい
ることを特徴とする前記特許請求の範囲第１項記載の半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106094A JPH0690877B2 (ja) | 1984-05-25 | 1984-05-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106094A JPH0690877B2 (ja) | 1984-05-25 | 1984-05-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251590A JPS60251590A (ja) | 1985-12-12 |
| JPH0690877B2 true JPH0690877B2 (ja) | 1994-11-14 |
Family
ID=14424950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106094A Expired - Lifetime JPH0690877B2 (ja) | 1984-05-25 | 1984-05-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690877B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3072871B2 (ja) * | 1992-03-19 | 2000-08-07 | 株式会社東芝 | 半導体メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
| JPS595989B2 (ja) * | 1980-02-16 | 1984-02-08 | 富士通株式会社 | スタティック型ランダムアクセスメモリ |
| JPS57169994A (en) * | 1981-03-31 | 1982-10-19 | Fujitsu Ltd | Semiconductor storage device |
| JPS60234293A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-05-25 JP JP59106094A patent/JPH0690877B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60251590A (ja) | 1985-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |