JPH0691100B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691100B2 JPH0691100B2 JP63143629A JP14362988A JPH0691100B2 JP H0691100 B2 JPH0691100 B2 JP H0691100B2 JP 63143629 A JP63143629 A JP 63143629A JP 14362988 A JP14362988 A JP 14362988A JP H0691100 B2 JPH0691100 B2 JP H0691100B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- concentration
- type
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体素子の高信頼性技術に係り、特に外部環
境による素子劣化を防止するために好適な半導体装置に
関する。
境による素子劣化を防止するために好適な半導体装置に
関する。
［従来の技術］ 従来の装置は、特願昭58-124697に記載のように、バイ
ポーラトランジスタのベース表面全面に、不純物濃度が
1018cm-3以上でベースと同一導電形の高濃度不純物層を
設けることにより、素子表面における再結合電流の増加
を防ぎ、高湿度・高温度等の劣悪な環境条件下における
経時変化による素子特性の劣化を防止していた。
ポーラトランジスタのベース表面全面に、不純物濃度が
1018cm-3以上でベースと同一導電形の高濃度不純物層を
設けることにより、素子表面における再結合電流の増加
を防ぎ、高湿度・高温度等の劣悪な環境条件下における
経時変化による素子特性の劣化を防止していた。
［発明が解決しようとする課題］ 上記従来技術は、バイポーラトランジスタのベース表面
全面に、1018cm-3以上という高濃度な不純物領域を形成
していたため、ベース・コレクタ接合が、素子表面で高
不純物濃度接合となり、ベース・コレクタ耐圧が低下す
るという問題点があった。さらに、耐圧低下を防止しよ
うとすれば、ベース・コレクタ間に、不純物濃度の低い
領域を形成することが必要となり、素子面積の増大や、
製造工程の増加をまねいていた。
全面に、1018cm-3以上という高濃度な不純物領域を形成
していたため、ベース・コレクタ接合が、素子表面で高
不純物濃度接合となり、ベース・コレクタ耐圧が低下す
るという問題点があった。さらに、耐圧低下を防止しよ
うとすれば、ベース・コレクタ間に、不純物濃度の低い
領域を形成することが必要となり、素子面積の増大や、
製造工程の増加をまねいていた。
本発明の目的は、単に素子表面の不純物高濃度化を図る
のではなく、高温度、湿度や電離性放射線環境下におけ
る素子劣化の原因となるシリコン／シリコン酸化膜界面
の界面準位の増加を防止し、かつ、界面準位の影響を受
けにくい素子構造を提供することにある。
のではなく、高温度、湿度や電離性放射線環境下におけ
る素子劣化の原因となるシリコン／シリコン酸化膜界面
の界面準位の増加を防止し、かつ、界面準位の影響を受
けにくい素子構造を提供することにある。
［課題を解決するための手段］ 上記目的は、バイポーラトランジスタの活性領域表面全
面に、例えばイオン打込み法により表面酸化膜を通して
As,P,B等の不純物を表面酸化膜内およびシリコン基板表
面に注入させ、その不純物プロファイルを第１図に示す
ように、素子表面酸化膜中に1019cm-3以上のピーク濃度
を有し、さらに、シリコン／シリコン酸化膜界面では、
1018cm-3以下に濃度が減少するように形成することによ
り、達成される。
面に、例えばイオン打込み法により表面酸化膜を通して
As,P,B等の不純物を表面酸化膜内およびシリコン基板表
面に注入させ、その不純物プロファイルを第１図に示す
ように、素子表面酸化膜中に1019cm-3以上のピーク濃度
を有し、さらに、シリコン／シリコン酸化膜界面では、
1018cm-3以下に濃度が減少するように形成することによ
り、達成される。
［作用］ 経時変化による素子劣化の中でも、電離性放射線環境
は、特に素子を早く劣化させる。電離性放射線による素
子劣化は以下のようにして生じる。すなわち、放射線が
半導体素子に照射されると、素子表面酸化膜中に電子・
正孔対が発生し、その中でも、移動度の低い正孔がとり
残される。残存した正孔が、酸化膜中のトラップに捕獲
され正の固定電荷を形成したり、シリコン／シリコン酸
化膜界面に捕獲され界面準位を形成したりする。このた
め、バイポーラトランジスタでは、界面準位を通して再
結合電流が流れ、電流増幅率（電流利得）の低下が生じ
る。この傾向は、素子表面からシリコン基板方向に電界
の加わる領域において顕著であり、素子分離領域におい
ては、寄生MOSトランジスタの反転等によりリーク電流
の増加も問題となる。
は、特に素子を早く劣化させる。電離性放射線による素
子劣化は以下のようにして生じる。すなわち、放射線が
半導体素子に照射されると、素子表面酸化膜中に電子・
正孔対が発生し、その中でも、移動度の低い正孔がとり
残される。残存した正孔が、酸化膜中のトラップに捕獲
され正の固定電荷を形成したり、シリコン／シリコン酸
化膜界面に捕獲され界面準位を形成したりする。このた
め、バイポーラトランジスタでは、界面準位を通して再
結合電流が流れ、電流増幅率（電流利得）の低下が生じ
る。この傾向は、素子表面からシリコン基板方向に電界
の加わる領域において顕著であり、素子分離領域におい
ては、寄生MOSトランジスタの反転等によりリーク電流
の増加も問題となる。
したがって、半導体素子の耐放射線性を高めるために
は、酸化膜中において残存する正孔数を減少させること
が必要となる。そこで、第１図に示すような不純物プロ
ファイルを、シリコン／シリコン酸化膜構造に持たせる
ことにより、素子表面酸化膜中に正孔に対する再結合中
心を多数形成し、放射線照射によって発生・残存する正
孔の数の低減化を図ることが可能となる。これによりシ
リコン／シリコン酸化膜界面に形成される界面準位や酸
化膜中の正の固定電荷形成を抑えることができる。ま
た、シリコン基板側に不純物を拡散させることによって
素子表面の不純物濃度が高くなり、再結合電流の原因と
なる少数キャリアに対してエネルギー障壁が高くなるた
め、再結合電流そのものの低減化が可能となる。
は、酸化膜中において残存する正孔数を減少させること
が必要となる。そこで、第１図に示すような不純物プロ
ファイルを、シリコン／シリコン酸化膜構造に持たせる
ことにより、素子表面酸化膜中に正孔に対する再結合中
心を多数形成し、放射線照射によって発生・残存する正
孔の数の低減化を図ることが可能となる。これによりシ
リコン／シリコン酸化膜界面に形成される界面準位や酸
化膜中の正の固定電荷形成を抑えることができる。ま
た、シリコン基板側に不純物を拡散させることによって
素子表面の不純物濃度が高くなり、再結合電流の原因と
なる少数キャリアに対してエネルギー障壁が高くなるた
め、再結合電流そのものの低減化が可能となる。
［実施例］ 以下、本発明の第１の実施例を第２図により説明する。
第２図は、横型pnpトランジスタの断面構造を示した図
である。ｎ形エピタキシャル層３内に、ｐ形エミッタ領
域５およびｐ形コレクタ領域６を形成し、ｐ形領域5,6
を除くｎ形エピタキシャル層３の表面に、Asイオンの打
込みによるn+形領域７を成した。このとき、第２図のA
A′におけるAsイオンの打込みによるｎ形領域のプロフ
ァイルは、第１図に示すように設定した。すなわち、ｎ
形エピタキシャル層表面酸化膜８中に不純物濃度のピー
クを有し、その値は、1019cm-3以上である。さらに、ｎ
形エピタキシャル層３の表面にn+形領域７を有し、その
表面濃度は1018cm-3以下であり、この値は、ｐ形エミツ
タ領域５およびｐ形コレクタ領域６の表面濃度より低
く、その深さは表面より0.3μｍ以下となっている。こ
のAsイオンの打込み領域をホトマスク・レジスト等を用
いてｎ形エピタキシャル層３表面の一部に制限すること
も可能であるが、第２図に示すような酸化膜分離構造の
場合には、ウェハ全面にAsイオンを打ち込むこともでき
る。この場合には、500nm以上の膜厚を有するシリコン
酸化膜４の中にAsイオンが止まるようにAsイオン打込み
エネルギーが制御されているため、ｐ形チャネルストッ
パー領域７の表面不純物濃度の低下は生じない。
第２図は、横型pnpトランジスタの断面構造を示した図
である。ｎ形エピタキシャル層３内に、ｐ形エミッタ領
域５およびｐ形コレクタ領域６を形成し、ｐ形領域5,6
を除くｎ形エピタキシャル層３の表面に、Asイオンの打
込みによるn+形領域７を成した。このとき、第２図のA
A′におけるAsイオンの打込みによるｎ形領域のプロフ
ァイルは、第１図に示すように設定した。すなわち、ｎ
形エピタキシャル層表面酸化膜８中に不純物濃度のピー
クを有し、その値は、1019cm-3以上である。さらに、ｎ
形エピタキシャル層３の表面にn+形領域７を有し、その
表面濃度は1018cm-3以下であり、この値は、ｐ形エミツ
タ領域５およびｐ形コレクタ領域６の表面濃度より低
く、その深さは表面より0.3μｍ以下となっている。こ
のAsイオンの打込み領域をホトマスク・レジスト等を用
いてｎ形エピタキシャル層３表面の一部に制限すること
も可能であるが、第２図に示すような酸化膜分離構造の
場合には、ウェハ全面にAsイオンを打ち込むこともでき
る。この場合には、500nm以上の膜厚を有するシリコン
酸化膜４の中にAsイオンが止まるようにAsイオン打込み
エネルギーが制御されているため、ｐ形チャネルストッ
パー領域７の表面不純物濃度の低下は生じない。
従来、横型pnpトランジスタのベース表面に形成されて
いた表面高濃度層は、高濃度リンケイ酸ガラス膜（PS
G）の堆積及び拡散工程または、不純物濃度のピーク値
がシリコン基板内にあるようなAsイオン打込みにより形
成されていた。このため、0.3μｍを越える深い領域ま
で不純物高濃度層が形成されてしまい、素子形成時の電
流増幅率低下をまねいていた。この点、本発明では、0.
3μｍ以下の表面近傍にのみ不純物高濃度層を形成する
ことが可能となり、バイポーラ素子の微細化時において
も、素子形成時の電流増幅率低下をまねくことなく、耐
放射線性を向上させることが可能となった。
いた表面高濃度層は、高濃度リンケイ酸ガラス膜（PS
G）の堆積及び拡散工程または、不純物濃度のピーク値
がシリコン基板内にあるようなAsイオン打込みにより形
成されていた。このため、0.3μｍを越える深い領域ま
で不純物高濃度層が形成されてしまい、素子形成時の電
流増幅率低下をまねいていた。この点、本発明では、0.
3μｍ以下の表面近傍にのみ不純物高濃度層を形成する
ことが可能となり、バイポーラ素子の微細化時において
も、素子形成時の電流増幅率低下をまねくことなく、耐
放射線性を向上させることが可能となった。
本発明の第２の実施例を第３図により説明する。第３図
は、npnトランジスタの断面構造図を示している。ｐ形
領域14をベースとし、n+形領域15をエミッタ、ｎ形エピ
タキシャル層３をコレクタとして、縦形のnpnトランジ
スタを形成した。さらに、第１図に示すようなプロファ
イルを有するように、Asイオンのイオン打込みを行いｎ
形エピタキシャル層３の表面酸化膜８中に1019cm-3以上
のピーク濃度を有し、ｎ形エピタキシャル層３の表面に
おいて、不純物濃度が1018cm-3以下となる高濃度層７を
形成した。本実施例ではAsイオン打込みをウェハーの全
面にわたって行っているが、特にショトキーバリアダイ
オード等を形成する工程を含む場合には、ホトマスク及
びレジスト等を用いて、Asイオン打込み領域を限定する
ことができる。
は、npnトランジスタの断面構造図を示している。ｐ形
領域14をベースとし、n+形領域15をエミッタ、ｎ形エピ
タキシャル層３をコレクタとして、縦形のnpnトランジ
スタを形成した。さらに、第１図に示すようなプロファ
イルを有するように、Asイオンのイオン打込みを行いｎ
形エピタキシャル層３の表面酸化膜８中に1019cm-3以上
のピーク濃度を有し、ｎ形エピタキシャル層３の表面に
おいて、不純物濃度が1018cm-3以下となる高濃度層７を
形成した。本実施例ではAsイオン打込みをウェハーの全
面にわたって行っているが、特にショトキーバリアダイ
オード等を形成する工程を含む場合には、ホトマスク及
びレジスト等を用いて、Asイオン打込み領域を限定する
ことができる。
本発明によれば、不純物高濃度層７の濃度が1018cm-3以
下に抑えられているため、ベース・コレクタ間の耐圧低
下をまねくことなく、放射線照射によるコレクタ・ベー
ス間リーク電流の増加を防ぐことができる。
下に抑えられているため、ベース・コレクタ間の耐圧低
下をまねくことなく、放射線照射によるコレクタ・ベー
ス間リーク電流の増加を防ぐことができる。
第４図に、本発明の第３の実施例を示す。第４図は、バ
イポーラ型集積回路の素子分離領域の断面構造を示して
いる。シリコン基板１上に、500nm以上の膜厚を有する
シリコン酸化膜４が形成されている。上記素子分離領域
に、酸化膜４を形成後ボロンをイオン種としてイオン打
込み10を行い、酸化膜４中にピーク値1019cm-3以上を有
し、シリコン／シリコン酸化膜界面で1018cm-3以下とな
るように、ボロンのプロファイルを形成した。これによ
り、素子分離領域中に、正孔に対する再結合中心を多数
形成することができ、正の固定電荷蓄積を防止し、寄生
MOSトランジスタのしきい値電圧低下を防止するととも
に、同一イオン打込み工程により、チャネルストッパ
（ガードリング）領域９を形成することができる。本実
施例は、バイポーラ素子分離領域のみならず、微細化さ
れたCMOSプロセスの素子分離領域についても適用が可能
である。
イポーラ型集積回路の素子分離領域の断面構造を示して
いる。シリコン基板１上に、500nm以上の膜厚を有する
シリコン酸化膜４が形成されている。上記素子分離領域
に、酸化膜４を形成後ボロンをイオン種としてイオン打
込み10を行い、酸化膜４中にピーク値1019cm-3以上を有
し、シリコン／シリコン酸化膜界面で1018cm-3以下とな
るように、ボロンのプロファイルを形成した。これによ
り、素子分離領域中に、正孔に対する再結合中心を多数
形成することができ、正の固定電荷蓄積を防止し、寄生
MOSトランジスタのしきい値電圧低下を防止するととも
に、同一イオン打込み工程により、チャネルストッパ
（ガードリング）領域９を形成することができる。本実
施例は、バイポーラ素子分離領域のみならず、微細化さ
れたCMOSプロセスの素子分離領域についても適用が可能
である。
第５図は、100nmの熱酸化膜にAsを用いてイオン打込み
を行った結果を示している。酸化膜中のAsイオンのピー
ク濃度は、□印で約1016cm-3，▽印で約1020cm-3であ
り、ピーク濃度を1019cm-3以上とすることにより○印の
Asイオン打込みなしに比べて界面準位密度の増加を20％
以下に抑えることが可能となった。第６図には膜厚が55
0nmの熱酸化膜にＰを用いて酸化膜中に約1020cm-3のピ
ークを持つようにイオン打込みを行った結果を示す。酸
化膜中の固定電荷量についても、酸化膜中にピークを持
つようにイオン打込みを行うことにより、放射線による
増加量を50％以下に抑える効果のあることが明らかとな
った。
を行った結果を示している。酸化膜中のAsイオンのピー
ク濃度は、□印で約1016cm-3，▽印で約1020cm-3であ
り、ピーク濃度を1019cm-3以上とすることにより○印の
Asイオン打込みなしに比べて界面準位密度の増加を20％
以下に抑えることが可能となった。第６図には膜厚が55
0nmの熱酸化膜にＰを用いて酸化膜中に約1020cm-3のピ
ークを持つようにイオン打込みを行った結果を示す。酸
化膜中の固定電荷量についても、酸化膜中にピークを持
つようにイオン打込みを行うことにより、放射線による
増加量を50％以下に抑える効果のあることが明らかとな
った。
［発明の効果］ 本発明によれば、半導体素子表面の酸化膜中に再結合中
心などを多数形成し、さらに、同一プロセスによりシリ
コン基板表面に高濃度不純物層を形成することができる
ので、電離性放射線環境や経時変化などによりシリコン
／シリコン酸化膜界面に形成される界面準位の増加を抑
え、素子劣化を防止するという効果がある。具体的に
は、素子の表面酸化膜の厚さが100nm以下の場合にはAs
（ヒ素）イオンを、また100nmを越える場合にはＢ（ボ
ロン）またはＰ（リン）イオンを用いて、1015cm-2程度
のドーズ量でイオン打込みを行うことにより、酸化膜中
のピーク濃度が1019cm-3以上の高濃度プロファイルを得
ることができ、素子劣化が抑えられる。
心などを多数形成し、さらに、同一プロセスによりシリ
コン基板表面に高濃度不純物層を形成することができる
ので、電離性放射線環境や経時変化などによりシリコン
／シリコン酸化膜界面に形成される界面準位の増加を抑
え、素子劣化を防止するという効果がある。具体的に
は、素子の表面酸化膜の厚さが100nm以下の場合にはAs
（ヒ素）イオンを、また100nmを越える場合にはＢ（ボ
ロン）またはＰ（リン）イオンを用いて、1015cm-2程度
のドーズ量でイオン打込みを行うことにより、酸化膜中
のピーク濃度が1019cm-3以上の高濃度プロファイルを得
ることができ、素子劣化が抑えられる。
第１図は、本発明の実施例に用いた不純物プロファイル
を示す項、第２図は、本発明の第１の実施例を示すpnp
トランジスタの断面構造図、第３図は、本発明の第２の
実施例を示すnpnトランジスタの断面構造図、第４図
は、本発明の第３の実施例を示す、素子分離領域の断面
構造図、第５図は界面準位密度の変化を示した図、第６
図は固定電荷量の変化を示した図である。 １……ｐ形シリコン基板、２……n+形埋込層、３……ｎ
形エピタキシャル層、４・８……表面酸化膜、５……ｐ
形エミッタ層、６……ｐ形コレクタ層、７……n+形高濃
度層、９……ｐ形チャネルストッパ層、10……イオン打
込みによる不純物打込み領域、11……保護膜、12……電
極、13……n+形高濃度層、14……ｐ形ベース層、15……
n+形エミッタ層。
を示す項、第２図は、本発明の第１の実施例を示すpnp
トランジスタの断面構造図、第３図は、本発明の第２の
実施例を示すnpnトランジスタの断面構造図、第４図
は、本発明の第３の実施例を示す、素子分離領域の断面
構造図、第５図は界面準位密度の変化を示した図、第６
図は固定電荷量の変化を示した図である。 １……ｐ形シリコン基板、２……n+形埋込層、３……ｎ
形エピタキシャル層、４・８……表面酸化膜、５……ｐ
形エミッタ層、６……ｐ形コレクタ層、７……n+形高濃
度層、９……ｐ形チャネルストッパ層、10……イオン打
込みによる不純物打込み領域、11……保護膜、12……電
極、13……n+形高濃度層、14……ｐ形ベース層、15……
n+形エミッタ層。
Claims (1)
- 【請求項１】ｎ形シリコン層と該シリコン層の中に設け
られたバイポーラトランジスタと、上記ｎ形シリコン層
上に設けられたシリコン酸化膜とを有し、不純物として
ヒ素（As），ボロン（Ｂ）またはリン（Ｐ）を用い、上
記シリコン酸化膜中に１×1019cm-3以上の最大不純物濃
度を有し、上記シリコン層と上記シリコン酸化膜との界
面において１×1018cm-3以下の不純物濃度を有する不純
物プロファイルを形成し、かつ上記ｎ形シリコン層表面
に高濃度不純物層を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143629A JPH0691100B2 (ja) | 1988-06-13 | 1988-06-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143629A JPH0691100B2 (ja) | 1988-06-13 | 1988-06-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021932A JPH021932A (ja) | 1990-01-08 |
| JPH0691100B2 true JPH0691100B2 (ja) | 1994-11-14 |
Family
ID=15343200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143629A Expired - Lifetime JPH0691100B2 (ja) | 1988-06-13 | 1988-06-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691100B2 (ja) |
-
1988
- 1988-06-13 JP JP63143629A patent/JPH0691100B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021932A (ja) | 1990-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5248627A (en) | Threshold adjustment in fabricating vertical dmos devices | |
| KR100275962B1 (ko) | 반도체장치 및 그의 제조방법_ | |
| US4394674A (en) | Insulated gate field effect transistor | |
| US5336926A (en) | Bipolar junction exhibiting suppressed kirk effect | |
| JPH07123166B2 (ja) | 電導度変調形ｍｏｓｆｅｔ | |
| GB2090701A (en) | Improvements in or relating to input protection for MOS integrated circuits | |
| US20080265333A1 (en) | Structure and method for enhanced triple well latchup robustness | |
| KR100190091B1 (ko) | 반도체장치의 esd 보호회로 형성방법 | |
| US4998155A (en) | Radiation-hardened semiconductor device with surface layer | |
| US4326212A (en) | Structure and process for optimizing the characteristics of I2 L devices | |
| JPH043920A (ja) | 半導体装置の製造方法 | |
| KR19990065744A (ko) | 콜렉터와 에미터 사이에 다이오드를 내장한 바이폴라 트랜지스터 및 그 제조방법 | |
| JP2595799B2 (ja) | 半導体装置及びその製造方法 | |
| US5604359A (en) | Parasitic PNP transistor with crystal defect layer in the emitter region | |
| TWI866543B (zh) | 單方向高電壓擊穿暫態電壓抑制器二極體以及製造方法 | |
| US6265277B1 (en) | Method for making a bipolar transistor for the protection of an integrated circuit against electrostatic discharges | |
| JPH021932A (ja) | 半導体装置 | |
| JPH07273127A (ja) | 半導体装置 | |
| JP2777054B2 (ja) | 半導体装置 | |
| JPH0713971B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3068510B2 (ja) | 半導体装置 | |
| JPH04256355A (ja) | 半導体装置 | |
| JP3143874B2 (ja) | 半導体装置及びその製造方法 | |
| JP2636555B2 (ja) | 半導体装置 | |
| JPH0330305B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |