JPH04256355A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04256355A JPH04256355A JP1781391A JP1781391A JPH04256355A JP H04256355 A JPH04256355 A JP H04256355A JP 1781391 A JP1781391 A JP 1781391A JP 1781391 A JP1781391 A JP 1781391A JP H04256355 A JPH04256355 A JP H04256355A
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- Japan
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- type
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- formed inside
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- Granted
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高い値のドレイン−ソース間耐圧（以下、ＢＶＤＳと言
う）を有するＰチャネルＭＯＳトランジスタに関する。
高い値のドレイン−ソース間耐圧（以下、ＢＶＤＳと言
う）を有するＰチャネルＭＯＳトランジスタに関する。
【０００２】
【従来の技術】従来のＢｉ−ＣＭＯＳにおけるＰチャネ
ルＭＯＳトランジスタは、図３に示す断面図のような構
造を有している。Ｎ＋ 型埋込み層２を有するＰ型半導
体基板１上にＮ− 型エピタキシャル層３を形成し、次
にＮ− 型エピタキシャル層３表面よりＮ型ウェル層４
を形成する。次に、トランジスタとなる領域以外にフィ
ールド酸化膜５を形成し、トランジスタとなる領域にゲ
ート酸化膜９を成長させ、ゲート酸化膜９の上にゲート
ポリシリ１０を形成する。次に、Ｐ型不純物をイオン注
入し、Ｐ＋ 型ソース領域７とＰ＋ 型ドレイン領域と
を同時に形成する。
ルＭＯＳトランジスタは、図３に示す断面図のような構
造を有している。Ｎ＋ 型埋込み層２を有するＰ型半導
体基板１上にＮ− 型エピタキシャル層３を形成し、次
にＮ− 型エピタキシャル層３表面よりＮ型ウェル層４
を形成する。次に、トランジスタとなる領域以外にフィ
ールド酸化膜５を形成し、トランジスタとなる領域にゲ
ート酸化膜９を成長させ、ゲート酸化膜９の上にゲート
ポリシリ１０を形成する。次に、Ｐ型不純物をイオン注
入し、Ｐ＋ 型ソース領域７とＰ＋ 型ドレイン領域と
を同時に形成する。
【０００３】
【発明が解決しようとする課題】上述したＰチャネルＭ
ＯＳトランジスタでは、チャネル正孔電流がドレイン空
乏層の大きな電界でなだれ増倍して、正孔・電子対を発
生し、電子がＮ型ウェル層，Ｎ＋ 型埋込み層を通って
基板に流れ込むことにより、Ｐ＋ 型ソース領域をエミ
ッタ，Ｐ＋ 型ドレイン領域わコレクタ，Ｎ型ウェル層
をベースとする寄生ラテラルＰＮＰトランジスタが動作
してしまう。現在、半導体デバイスは、高集積化される
方向にあり、トランジスタの小型化を図るため、チャネ
ル長を短くする方向にある。このとき、ＰチャネルＭＯ
ＳトランジスタのＢＶＤＳがドレイン−Ｎウェル間耐圧
（以下、ＢＶＤＮｗｅｌｌと言う）およびソース−ドレ
イン間パンチスルーに支配されず、前述の寄生ラテラル
ＰＮＰトランジスタのコレクタ−エミッタ間耐圧（以下
、ＢＶＣＥＯ と言う）で決ってしまうという問題が起
きている。
ＯＳトランジスタでは、チャネル正孔電流がドレイン空
乏層の大きな電界でなだれ増倍して、正孔・電子対を発
生し、電子がＮ型ウェル層，Ｎ＋ 型埋込み層を通って
基板に流れ込むことにより、Ｐ＋ 型ソース領域をエミ
ッタ，Ｐ＋ 型ドレイン領域わコレクタ，Ｎ型ウェル層
をベースとする寄生ラテラルＰＮＰトランジスタが動作
してしまう。現在、半導体デバイスは、高集積化される
方向にあり、トランジスタの小型化を図るため、チャネ
ル長を短くする方向にある。このとき、ＰチャネルＭＯ
ＳトランジスタのＢＶＤＳがドレイン−Ｎウェル間耐圧
（以下、ＢＶＤＮｗｅｌｌと言う）およびソース−ドレ
イン間パンチスルーに支配されず、前述の寄生ラテラル
ＰＮＰトランジスタのコレクタ−エミッタ間耐圧（以下
、ＢＶＣＥＯ と言う）で決ってしまうという問題が起
きている。
【０００４】このとき、ＰチャネルＭＯＳトランジスタ
のＢＶＤＳは次式で決定される。
のＢＶＤＳは次式で決定される。
【０００５】
【０００６】ここでｈＦＥは、寄生ラテラルＰＮＰトラ
ンジスタの電流増幅率である。従来のＰチャネルＭＯＳ
トランジスタの場合、チャネル長が短くなった場合、寄
生ラテラルＰＮＰトランジスタのエミッタ−コレクタ間
隔が短くなるため、ｈＦＥが大きくなり、（１）式から
も明らかなように、ＢＶＤＳが低下してしまうという問
題があった。
ンジスタの電流増幅率である。従来のＰチャネルＭＯＳ
トランジスタの場合、チャネル長が短くなった場合、寄
生ラテラルＰＮＰトランジスタのエミッタ−コレクタ間
隔が短くなるため、ｈＦＥが大きくなり、（１）式から
も明らかなように、ＢＶＤＳが低下してしまうという問
題があった。
【０００７】本発明の目的は、チャネル長を短くしても
ＢＶＤＳの低下を招くことのないＰチャネルＭＯＳトラ
ンジスタを提供することにある。
ＢＶＤＳの低下を招くことのないＰチャネルＭＯＳトラ
ンジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
Ｂｉ−ＣＭＯＳにおけるＰチャネルＭＯＳトランジスタ
において、Ｐ型半導体基板上に形成されたＮ＋ 型埋込
み層と、Ｐ型半導体基板上に形成さたＮ− 型エピタキ
シャル層と、Ｎ− 型エピタキシャル層内に形成された
Ｎ型ウェル層と、Ｎ型ウェル層内に形成され、かつＮ型
ウェル層より高濃度なＮ＋型層と、Ｎ＋ 型層内に形成
され、かつＮ＋ 型層より浅く形成されたＰ＋ 型ソー
ス領域と、Ｎ＋ 型層内に形成され、かつＮ＋ 型層外
に形成されたＰ＋ 型ドレイン領域と、を有している。
Ｂｉ−ＣＭＯＳにおけるＰチャネルＭＯＳトランジスタ
において、Ｐ型半導体基板上に形成されたＮ＋ 型埋込
み層と、Ｐ型半導体基板上に形成さたＮ− 型エピタキ
シャル層と、Ｎ− 型エピタキシャル層内に形成された
Ｎ型ウェル層と、Ｎ型ウェル層内に形成され、かつＮ型
ウェル層より高濃度なＮ＋型層と、Ｎ＋ 型層内に形成
され、かつＮ＋ 型層より浅く形成されたＰ＋ 型ソー
ス領域と、Ｎ＋ 型層内に形成され、かつＮ＋ 型層外
に形成されたＰ＋ 型ドレイン領域と、を有している。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例を説明するためのＢｉ−
ＣＭＯＳにおけるＰチャネルＭＯＳトランジスタの構造
断面図である。
。図１は本発明の第１の実施例を説明するためのＢｉ−
ＣＭＯＳにおけるＰチャネルＭＯＳトランジスタの構造
断面図である。
【００１０】まず、不純物濃度が１０１３−１０１４ｃ
ｍ−３のＰ− 型半導体基板１ａの表面から砒素をイオ
ン注入し、シート抵抗（以下、ρｓ と言う）が１０−
１５Ω／□のＮ＋ 型埋込み層２を形成する。その後、
不純物濃度が１０１４−１０１５ｃｍ−３のＮ− 型エ
ピタキシャル層３を形成し、Ｎ− 型エピタキシャル層
３の表面から燐をイオン注入し、不純物濃度が１０１５
−１０１６ｃｍ−３のＮ型ウェル層４を形成する。次に
、燐のイオン注入を行ない、ＮＰＮバイポーラトランジ
スタのＮ＋ 型コレクタ領域６を形成するのであるが、
このとき同時に後述するＰ＋ 型ソース領域の側にのみ
不純物濃度が１０１７−１０１８ｃｍ−３のＮ＋ 型コ
レクタ領域６を形成する。次に、９００−１０００℃で
熱酸化を行ない、約１μｍの厚いフィールド酸化膜５を
形成する。次に、９００−１０００℃で熱酸化を行ない
、５０ｎｍ以下の膜厚のゲート酸化膜９を形成し、その
上にＣＶＤ法により、０．５μｍ程度の膜厚，ρｓ ＝
２０−５０Ω／□のゲートポリシリ１０を形成する。次
にボロンをイオン注入し、不純物濃度が１０１９−１０
２０ｃｍ−３のＰ＋ 型ソース領域７とＰ＋ 型ドレイ
ン領域８とを同時に形成する。このとき、Ｐ＋ 型ソー
ス領域７は前述のＮ＋ 型コレクタ領域６内に形成され
る。
ｍ−３のＰ− 型半導体基板１ａの表面から砒素をイオ
ン注入し、シート抵抗（以下、ρｓ と言う）が１０−
１５Ω／□のＮ＋ 型埋込み層２を形成する。その後、
不純物濃度が１０１４−１０１５ｃｍ−３のＮ− 型エ
ピタキシャル層３を形成し、Ｎ− 型エピタキシャル層
３の表面から燐をイオン注入し、不純物濃度が１０１５
−１０１６ｃｍ−３のＮ型ウェル層４を形成する。次に
、燐のイオン注入を行ない、ＮＰＮバイポーラトランジ
スタのＮ＋ 型コレクタ領域６を形成するのであるが、
このとき同時に後述するＰ＋ 型ソース領域の側にのみ
不純物濃度が１０１７−１０１８ｃｍ−３のＮ＋ 型コ
レクタ領域６を形成する。次に、９００−１０００℃で
熱酸化を行ない、約１μｍの厚いフィールド酸化膜５を
形成する。次に、９００−１０００℃で熱酸化を行ない
、５０ｎｍ以下の膜厚のゲート酸化膜９を形成し、その
上にＣＶＤ法により、０．５μｍ程度の膜厚，ρｓ ＝
２０−５０Ω／□のゲートポリシリ１０を形成する。次
にボロンをイオン注入し、不純物濃度が１０１９−１０
２０ｃｍ−３のＰ＋ 型ソース領域７とＰ＋ 型ドレイ
ン領域８とを同時に形成する。このとき、Ｐ＋ 型ソー
ス領域７は前述のＮ＋ 型コレクタ領域６内に形成され
る。
【００１１】本実施例のＰチャネルＭＯＳトランジスタ
は、寄生ラテラルＰＮＰトランジスタのベース濃度が高
いため、エミッタ注入効率およびベース輸送効率が共に
低下し、寄生ラテラルＰＮＰトランジスタのｈＦＥが低
下する。このとき、ＰチャネルＭＯＳトランジスタのＢ
ＶＤＮｗｅｌｌは、ドレイン側が従来と同じ構造である
ため、従来レベルの耐圧のままである。
は、寄生ラテラルＰＮＰトランジスタのベース濃度が高
いため、エミッタ注入効率およびベース輸送効率が共に
低下し、寄生ラテラルＰＮＰトランジスタのｈＦＥが低
下する。このとき、ＰチャネルＭＯＳトランジスタのＢ
ＶＤＮｗｅｌｌは、ドレイン側が従来と同じ構造である
ため、従来レベルの耐圧のままである。
【００１２】図２は本発明の第２の実施例を説明するた
めのＢｉ−ＣＭＯＳにおけるＰチャネルＭＯＳトランジ
スタの構造断面図である。
めのＢｉ−ＣＭＯＳにおけるＰチャネルＭＯＳトランジ
スタの構造断面図である。
【００１３】本実施例におけるＰチャネルＭＯＳトラン
ジスタは、第１の実施例におけるゲート酸化膜９を形成
した後、ボロンをイオン注入して形成するゲートボロン
領域１１が追加されている以外、第１の実施例と同じ構
造となっている。このため、第１の実施例と同様に、寄
生ラテラルＰＮＰトランジスタのｈＦＥは低下するがＢ
ＶＤＮｗｅｌｌは従来レベルを保持する。本実施例の場
合、ゲートボロン領域１１を形成するとき、ボロンのイ
オン注入のドーズ量を制御することにより、ゲートボロ
ン領域１１の不純物濃度を制御できる。このため、Ｐチ
ャネルＭＯＳトランジスタのしきい値電圧（ＶＴ ）を
従来のＰチャネルＭＯＳトランジスタと同等に設定でき
る。
ジスタは、第１の実施例におけるゲート酸化膜９を形成
した後、ボロンをイオン注入して形成するゲートボロン
領域１１が追加されている以外、第１の実施例と同じ構
造となっている。このため、第１の実施例と同様に、寄
生ラテラルＰＮＰトランジスタのｈＦＥは低下するがＢ
ＶＤＮｗｅｌｌは従来レベルを保持する。本実施例の場
合、ゲートボロン領域１１を形成するとき、ボロンのイ
オン注入のドーズ量を制御することにより、ゲートボロ
ン領域１１の不純物濃度を制御できる。このため、Ｐチ
ャネルＭＯＳトランジスタのしきい値電圧（ＶＴ ）を
従来のＰチャネルＭＯＳトランジスタと同等に設定でき
る。
【００１４】
【発明の効果】以上説明したように本発明は、Ｎ型ウェ
ル層内にそのＮ型ウェル層より高濃度のＮ＋ 型層を形
成し、そのＮ＋ 型層内にＰ＋ 型ソース領域を設ける
ことにより、ＰチャネルＭＯＳトランジスタのチャネル
長を短かくしても、寄生ラテラルＰＮＰトランジスタの
ｈＦＥが大きくならず、また、ドレイン−Ｎウェル間耐
圧ＢＶＤＮｗｅｌｌは従来と変わるないので、チャネル
長が短かくなった場合でもＢＶＤＳの低下を防ぐ効果が
ある。
ル層内にそのＮ型ウェル層より高濃度のＮ＋ 型層を形
成し、そのＮ＋ 型層内にＰ＋ 型ソース領域を設ける
ことにより、ＰチャネルＭＯＳトランジスタのチャネル
長を短かくしても、寄生ラテラルＰＮＰトランジスタの
ｈＦＥが大きくならず、また、ドレイン−Ｎウェル間耐
圧ＢＶＤＮｗｅｌｌは従来と変わるないので、チャネル
長が短かくなった場合でもＢＶＤＳの低下を防ぐ効果が
ある。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】従来の半導体装置を説明するための断面図であ
る。
る。
１ Ｐ型半導体基板
１ａ Ｐ− 型半導体基板
２ Ｎ＋ 型埋込み層
３ Ｎ− 型エピタキシャル層
４ Ｎ型ウェル層
５ フィールド酸化膜
６ Ｎ＋ 型コレクタ領域
７ Ｐ＋ 型ソース領域
８ Ｐ＋ 型ドレイン領域
９ ゲート酸化膜
１０ ゲートポリシリ
１１ ゲートボロン領域
Claims (1)
- 【請求項１】 Ｐ型半導体基板上に形成されたＮ＋
型埋込み層と、前記Ｐ型半導体基板上に形成さたＮ−
型エピタキシャル層と、前記Ｎ− 型エピタキシャル層
内に形成されたＮ型ウェル層と、前記Ｎ型ウェル層内に
形成され、かつ前記Ｎ型ウェル層より高濃度なＮ＋ 型
層と、前記Ｎ＋ 型層内に形成され、かつ前記Ｎ＋ 型
層より浅く形成されたＰ＋ 型ソース領域と、前記Ｎ＋
型層内に形成され、かつ前記Ｎ＋ 型層外に形成され
たＰ＋ 型ドレイン領域と、を有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017813A JP2758728B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017813A JP2758728B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256355A true JPH04256355A (ja) | 1992-09-11 |
| JP2758728B2 JP2758728B2 (ja) | 1998-05-28 |
Family
ID=11954179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017813A Expired - Fee Related JP2758728B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758728B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653420A (ja) * | 1992-06-16 | 1994-02-25 | Samsung Electron Co Ltd | ＢｉＣＭＯＳトランジスタ及びその製造方法 |
| JP2008085082A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843559A (ja) * | 1981-09-08 | 1983-03-14 | Mitsubishi Electric Corp | 相補型半導体装置 |
| JPS63207173A (ja) * | 1987-02-24 | 1988-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01120067A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-02-08 JP JP3017813A patent/JP2758728B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843559A (ja) * | 1981-09-08 | 1983-03-14 | Mitsubishi Electric Corp | 相補型半導体装置 |
| JPS63207173A (ja) * | 1987-02-24 | 1988-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01120067A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653420A (ja) * | 1992-06-16 | 1994-02-25 | Samsung Electron Co Ltd | ＢｉＣＭＯＳトランジスタ及びその製造方法 |
| JP2008085082A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法 |
| US7671424B2 (en) | 2006-09-27 | 2010-03-02 | Sony Corporation | Power MOSFET, semiconductor device including the power MOSFET, and method for making the power MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758728B2 (ja) | 1998-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980224 |
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