JPH0691154B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0691154B2 JPH0691154B2 JP60236613A JP23661385A JPH0691154B2 JP H0691154 B2 JPH0691154 B2 JP H0691154B2 JP 60236613 A JP60236613 A JP 60236613A JP 23661385 A JP23661385 A JP 23661385A JP H0691154 B2 JPH0691154 B2 JP H0691154B2
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- polycrystalline silicon
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- semiconductor substrate
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Links
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Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に内部に多結晶シリコン
を埋設した絶縁分離溝を有する半導体装置に関する。
を埋設した絶縁分離溝を有する半導体装置に関する。
従来、集積回路の高集積化に伴ない、素子間の絶縁分離
領域の微細化が必要とされ、溝型をした絶縁分離領域、
即ち絶縁分離溝が用いられている。この絶縁分離溝にあ
っては、半導体基板に形成した溝内を全て絶縁物で埋設
するのが好ましいが、現状での絶縁膜の成長技術ならび
に絶縁物で埋設した場合のストレスにより素子特性の劣
化等が生じ易い。このため、現在では溝の内面に2000〜
4000Åの薄い絶縁膜を成長させ内部に多結晶シリコンを
充填（埋設）した構造を採用している。
領域の微細化が必要とされ、溝型をした絶縁分離領域、
即ち絶縁分離溝が用いられている。この絶縁分離溝にあ
っては、半導体基板に形成した溝内を全て絶縁物で埋設
するのが好ましいが、現状での絶縁膜の成長技術ならび
に絶縁物で埋設した場合のストレスにより素子特性の劣
化等が生じ易い。このため、現在では溝の内面に2000〜
4000Åの薄い絶縁膜を成長させ内部に多結晶シリコンを
充填（埋設）した構造を採用している。
例えば、第３図のように、Ｎ型埋込層22及びＮ型エピタ
キシャル層24を形成したＰ型シリコン基板21に溝25を形
成し、この溝25の内面にシリコン酸化膜26を成長し、内
部に多結晶シリコン27を埋設した構成となっている。
キシャル層24を形成したＰ型シリコン基板21に溝25を形
成し、この溝25の内面にシリコン酸化膜26を成長し、内
部に多結晶シリコン27を埋設した構成となっている。
しかしながら、この構造では溝内面の酸化膜26を通して
内部の多結晶シリコン27中に電荷が注入され、多結晶シ
リコン27の電位が変化し、これに伴って酸化膜26を介し
て容量結合している溝下の領域の電位が変化され、絶縁
特性が変化することがある。
内部の多結晶シリコン27中に電荷が注入され、多結晶シ
リコン27の電位が変化し、これに伴って酸化膜26を介し
て容量結合している溝下の領域の電位が変化され、絶縁
特性が変化することがある。
このため、この図の例では、溝上面の酸化膜28に開口29
を開設し、基板21の他の箇所に設けたグランド電位の埋
込層23及び不純物層32に開口29及び配線30,31を介して
多結晶シリコン27を接続する構成を採用している。この
場合、多結晶シリコン27を配線を介して図外の電源に接
続することもある。
を開設し、基板21の他の箇所に設けたグランド電位の埋
込層23及び不純物層32に開口29及び配線30,31を介して
多結晶シリコン27を接続する構成を採用している。この
場合、多結晶シリコン27を配線を介して図外の電源に接
続することもある。
上述した従来の半導体装置は、溝25内の多結晶シリコン
27との電気的接続を取るために溝25の上面に微小な開口
29を形成しているため、この開口29を開設するためのフ
ォトリソグラフィ技術に際して、高いマスク合わせ精度
と微細寸法のパターン形成が必要とされ、製造が極めて
困難なものになる。また、グランド電位や電源電位に接
続するための配線30,31を必要とするために、設計が繁
雑になるとともに、この配線がチップ上で大きな面積を
占め、高集積化の障害に成るという問題もある。
27との電気的接続を取るために溝25の上面に微小な開口
29を形成しているため、この開口29を開設するためのフ
ォトリソグラフィ技術に際して、高いマスク合わせ精度
と微細寸法のパターン形成が必要とされ、製造が極めて
困難なものになる。また、グランド電位や電源電位に接
続するための配線30,31を必要とするために、設計が繁
雑になるとともに、この配線がチップ上で大きな面積を
占め、高集積化の障害に成るという問題もある。
本発明の半導体装置は、溝内の多結晶シリコンとの電気
的接続を容易に取ることができるとともにその接続のた
めの配線の省略化を図り、プロセス上、設計上の繁雑さ
をなくして絶縁特性の安定した絶縁分離溝を構成するた
めに、内部に多結晶シリコンを埋設した絶縁分離溝に隣
接して基板に導通する不純物層を形成し、この絶縁分離
溝及びその隣接箇所を含む範囲に亘って設けた絶縁膜の
開口上に電極を形成し、かつこの電極を介して多結晶シ
リコンを不純物層に導通した構成としている。
的接続を容易に取ることができるとともにその接続のた
めの配線の省略化を図り、プロセス上、設計上の繁雑さ
をなくして絶縁特性の安定した絶縁分離溝を構成するた
めに、内部に多結晶シリコンを埋設した絶縁分離溝に隣
接して基板に導通する不純物層を形成し、この絶縁分離
溝及びその隣接箇所を含む範囲に亘って設けた絶縁膜の
開口上に電極を形成し、かつこの電極を介して多結晶シ
リコンを不純物層に導通した構成としている。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、第２図
（ａ）〜（ｃ）はその製造方法を工程順に示す断面図で
ある。
（ａ）〜（ｃ）はその製造方法を工程順に示す断面図で
ある。
以下、製造工程に従って説明すると、先ず同図（ａ）の
ように、Ｐ型シリコン基板１に選択的にＮ型埋込層２を
形成するとともに、絶縁分離溝を形成すべき箇所にはＰ
型埋込層３を形成する。その後、Ｎ型エピタキシャル層
４を成長させる。
ように、Ｐ型シリコン基板１に選択的にＮ型埋込層２を
形成するとともに、絶縁分離溝を形成すべき箇所にはＰ
型埋込層３を形成する。その後、Ｎ型エピタキシャル層
４を成長させる。
次いで、同図（ｂ）のように、前記Ｐ型埋込層３の箇所
にシリコンエッチングを施して前記Ｐ型シリコン基板１
に到る深い溝５を形成し、この溝５の内面を酸化してシ
リコン酸化膜６を形成する。その上で、この溝５内に多
結晶シリコン７を充填して埋設する。この多結晶シリコ
ン７の埋設方法としては、全面に多結晶シリコンを成長
させた上でこれをエッチングバックする等の方法が採用
できる。この多結晶シリコン７にはＰ型不純物を導入し
て低抵抗化する。また、多結晶シリコン７の表面を含む
エピタキシャル層４の表面には酸化膜８を形成する。
にシリコンエッチングを施して前記Ｐ型シリコン基板１
に到る深い溝５を形成し、この溝５の内面を酸化してシ
リコン酸化膜６を形成する。その上で、この溝５内に多
結晶シリコン７を充填して埋設する。この多結晶シリコ
ン７の埋設方法としては、全面に多結晶シリコンを成長
させた上でこれをエッチングバックする等の方法が採用
できる。この多結晶シリコン７にはＰ型不純物を導入し
て低抵抗化する。また、多結晶シリコン７の表面を含む
エピタキシャル層４の表面には酸化膜８を形成する。
そして、同図（ｃ）のように、溝５よりも大きい幅寸法
でしかも溝５を含むように前記酸化膜８を選択除去して
開口９を形成する。この後、この開口９を通してＰ型不
純物を拡散し、前記エピタキシャル層４よりも深いＰ型
不純物層10を溝５の周囲にこれと密接するように形成す
る。これにより、このＰ型不純物層10は、前記Ｐ型埋込
層３に導通する。
でしかも溝５を含むように前記酸化膜８を選択除去して
開口９を形成する。この後、この開口９を通してＰ型不
純物を拡散し、前記エピタキシャル層４よりも深いＰ型
不純物層10を溝５の周囲にこれと密接するように形成す
る。これにより、このＰ型不純物層10は、前記Ｐ型埋込
層３に導通する。
以下、前記開口９を覆うように多結晶シリコン層11及び
金属層12からなる多層構造の電極13を形成すれば第１図
に示す本発明の絶縁分離溝が完成される。このとき、前
記電極13は溝５内の多結晶シリコン７を溝周囲のＰ型不
純物層10及び埋込層３に電気的に接続させている。
金属層12からなる多層構造の電極13を形成すれば第１図
に示す本発明の絶縁分離溝が完成される。このとき、前
記電極13は溝５内の多結晶シリコン７を溝周囲のＰ型不
純物層10及び埋込層３に電気的に接続させている。
この構成によれば、溝５内の多結晶シリコン７はＰ型不
純物層10及び埋込層３を介してＰ型シリコン基板１に電
気的に接続していることになり、溝内多結晶シリコン７
はグランド電位或いは電源電位に固定される。このた
め、容量結合している溝下側領域の電位を安定化し、絶
縁特性を安定化する。また、この構成では、溝５を含む
開口９を形成し、この開口上に形成した電極13を通して
その周囲のＰ型不純物層10と埋込層３に導通させている
ので、開口９の開設時におけるフォトレジストのパター
ン形成の目合わせ精度を緩和することができ、製造を容
易なものにできる。また、電極13は略開口９上にのみ存
在するので、チップに占める電極面積を低減でき、集積
化の障害になることもない。
純物層10及び埋込層３を介してＰ型シリコン基板１に電
気的に接続していることになり、溝内多結晶シリコン７
はグランド電位或いは電源電位に固定される。このた
め、容量結合している溝下側領域の電位を安定化し、絶
縁特性を安定化する。また、この構成では、溝５を含む
開口９を形成し、この開口上に形成した電極13を通して
その周囲のＰ型不純物層10と埋込層３に導通させている
ので、開口９の開設時におけるフォトレジストのパター
ン形成の目合わせ精度を緩和することができ、製造を容
易なものにできる。また、電極13は略開口９上にのみ存
在するので、チップに占める電極面積を低減でき、集積
化の障害になることもない。
以上説明したように本発明は、内部に多結晶シリコンを
埋設した絶縁分離溝に隣接して基板に導通する不純物層
を形成し、この絶縁分離溝及びその隣接箇所を含む範囲
に亘って設けた絶縁膜の開口上に電極を形成し、かつこ
の電極を介して多結晶シリコンを不純物層に導通させて
いるので、溝内の多結晶シリコンの電位を所定電位に固
定して絶縁特性の安定化を図ることができる。また、開
口の形成に際してはパターン形成の目合わせ精度を緩和
できるため、製造の容易化を図ることができる。更に、
電極を略開口上にのみ形成することにより、この電極が
チップ上で占める面積を低減でき、設計の容易化ととも
に素子の微細化、高集積化を図ることもできる。
埋設した絶縁分離溝に隣接して基板に導通する不純物層
を形成し、この絶縁分離溝及びその隣接箇所を含む範囲
に亘って設けた絶縁膜の開口上に電極を形成し、かつこ
の電極を介して多結晶シリコンを不純物層に導通させて
いるので、溝内の多結晶シリコンの電位を所定電位に固
定して絶縁特性の安定化を図ることができる。また、開
口の形成に際してはパターン形成の目合わせ精度を緩和
できるため、製造の容易化を図ることができる。更に、
電極を略開口上にのみ形成することにより、この電極が
チップ上で占める面積を低減でき、設計の容易化ととも
に素子の微細化、高集積化を図ることもできる。
第１図は本発明の半導体装置の要部の断面図、第２図
（ａ）〜（ｃ）は本発明の半導体装置の製造方法を工程
順に示す断面図、第３図は従来構造の断面図である。 1,21……Ｐ型シリコン基板、2,22……Ｎ型埋込層、３…
…Ｐ型埋込層、4,24……Ｎ型エピタキシャル層、5,25…
…溝、6,26……酸化膜、7,27……多結晶シリコン、8,28
……絶縁膜、９……開口、10……Ｐ型不純物層、11……
多結晶シリコン層、12……金属層、13……電極、29……
開口、30,31……配線、23……埋込層、32……不純物
層。
（ａ）〜（ｃ）は本発明の半導体装置の製造方法を工程
順に示す断面図、第３図は従来構造の断面図である。 1,21……Ｐ型シリコン基板、2,22……Ｎ型埋込層、３…
…Ｐ型埋込層、4,24……Ｎ型エピタキシャル層、5,25…
…溝、6,26……酸化膜、7,27……多結晶シリコン、8,28
……絶縁膜、９……開口、10……Ｐ型不純物層、11……
多結晶シリコン層、12……金属層、13……電極、29……
開口、30,31……配線、23……埋込層、32……不純物
層。
Claims (2)
- 【請求項１】一導電型の半導体基板上に逆導電型の半導
体層を有し、前記半導体層の表面から前記半導体基板に
達して形成された溝の内面に絶縁膜を形成するとともに
多結晶シリコンを埋設して絶縁分離溝を構成した半導体
装置において、前記絶縁分離溝に接して前記半導体層の
表面から前記半導体基板に達する前記一導電型の不純物
領域を設け、前記半導体層の表面を覆う絶縁層に前記絶
縁分離溝および前記不純物領域の一部を含む範囲にわた
って開口を設け、前記開口を介して前記多結晶シリコン
および前記不純物領域に接する電極を設けて前記多結晶
シリコンと前記半導体基板とを前記電極および前記不純
物領域を介して電気的に接続したことを特徴とする半導
体装置。 - 【請求項２】前記不純物領域は、前記半導体基板と前記
半導体層との間に形成された埋込み領域と前記半導体層
の表面から前記埋込み領域に接して形成された不純物層
とよりなる特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236613A JPH0691154B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236613A JPH0691154B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295846A JPS6295846A (ja) | 1987-05-02 |
| JPH0691154B2 true JPH0691154B2 (ja) | 1994-11-14 |
Family
ID=17003236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236613A Expired - Lifetime JPH0691154B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691154B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130163A (ja) * | 1983-12-16 | 1985-07-11 | Toshiba Corp | 半導体集積回路 |
-
1985
- 1985-10-22 JP JP60236613A patent/JPH0691154B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6295846A (ja) | 1987-05-02 |
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